Устройство для деления двоичных чисел

 

Изобретение относится к вычислительной технике ,в частности, к электронным вычислительным цифровым машинам. Цель изобретения - повышение быстродействия. В устройство, содержащее регистры делителя 1, делимого 2, частного 3, сумматор 4, блок управления 5, триггер 6, коммутатор 7, формирователь 8 сигнала сдвига, введены коммутатор 9, элементы И-ИЛИ 10,11, элементы И 12,13 и элемент НЕ 14, что дало возможность проводить вычисления непосредственно с операндами, заданными в дополнительных кодах, и получать частное также в дополнительном коде. 1 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) SU (ii) 1 497 (51)4 С 06 F 7/52

ВСЕСОЮЗНАЯ

ПАТЕНТНЗ- 1 - « it И1

Е,И Б.1110

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMV СВИ4ЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изОБРетениям и ОТКРытиям пРи Агент сссР (21) 4339266/24-24 (22) 07.12.87 (46) 30,07.89. Бил. ¹ 28 (75) Б.А.Баклан. (53) 681.3(088,8) (56) Карцев М,А. Арифметика цифровых машин, M.. Наука, 1969.

Авторское свидетельство СССР № 1283753, кл. G 06 F 7/52, 1985.

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ

ЧИСЕЛ (57) Изобретение относится к вычислительной технике, в частности к электронным вычислительным цифровым машинам. Цель изобретения — повьппение быстродействия. В устройство, содержащее регистры делителя 1, делиI

3 149 мого 2, частного 3, сумматор 4, блок управления 5, триггер 6, коммутатор

7, формирователь 8 сигнала сдвига, введены коммутатор 9, элементы ИИЛИ !О, 11, элементы И 12, 13 и эле—

7614

4 мент HE 14, что дало возможность проводить вычисления непосредственно с операндами, заданными в дополHHTt JlbHbjt кодах, и получать частное таKже в допîлниTf льном коде. ил.

Возможнос1 ь записи в регистр част- 30 ного как прямого, так и инверсного значений цифр частного, так как результаты деления могут быть разных знаков, осуществляется с помощью элемента И-ИЛИ. 35

Переключение кода делителя при его алгебраическом сложении с кодом остатка (если знаки остатка и делителя совпадают, то на сложение подается дополнительный код содержимого регистра делителя, в противном случае — прямой) реализуется с помощью первого элемента И-ИЛИ и элемента HE.

Для образования сигнала сдвига

Ес использ уютс я Il pRMblt . значения d g 45

d g и d+ разрядов делителя. Когда же делитель отрицателен, необходимо проинвертировать значения перечисленных разрядов перед их подачей на формирователь сигнала сдвига. При

50 этом необходимо вьщелить случай равенства делителя минус 1/2, при котором дополнитеЛьный код имеет вид

1.1000... Инверсные значения разрядов d<, d з и d < у этого кода равны единице, что совпадает с их значениями при прямом коде делит ля. Поэтому инвертирование значений d, d и d< в этом случае не должно производить40

Изобретение относится к вычислительной технике, в частности к электронным цифровым вычислительным машинам.

Целью изобретения является повыше- !5 ние быстродействия.

Для обеспечения получения цифр частного в старшем (знаковом) разряде регистра делимого при различных сочетаниях знаков операндов необходи- 20 мо перед началом циклов деления vpoизвести инвертирование значения старшего разряда регистра делителя, т.е. при положительном делителе установить его в единичное состояние, а при отрицательном — в нулевое. Эти установки выполняются с помощью первого и второго элементов И ° ся. Переключение кодов d » d 1 и Й4 осуществляется с помощью коммутатора.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит регистры 1, 2 и 3 делителя, делимого и частного соответственно, сумматор 4, блок 5 управления, триггер 6, первый коммутатор 7, формирователь 8 сигнала сдвига, второй коммутатор 9, элементы

И-ИЛИ 10 и 11, первый 12 и второй 13 элементы И, элемент НЕ 14, информационный вход 15 устройства и выход 16 устройства.

Устройство работает следующим образом.

Устройство выполняет деление 4разрядных нормализованных двоичных чисел, представленных в дополнительных кодах, частное также образуется в дополнительном коде с точностью до единицы младшего вычисленного разряда. Для повышения точности необходимо вычислить один дополнительный разряд. Регистры 1 и 3 имеют по одному дополнительному разряду, регистр

2 и сумматор 4 — два дополнительных разряда. Регистры 2 и 3 содержат цепи сдвига влево, регистр 1 может быть несдвиговым, Установка триггера 6 может производиться только при наличии единичного сигнала на одном из его управляющих входов. При этом триггер 6 устанавливается в единичное состояние, если на его соответствующем информационном входе также имеется единичный сигнал, в противном случае триггер устанавливается в нулевое состояние.

Перед началом деления код делимого хранится в регистре 2, код делителя в регистре 1, регистр 3 находится в нулевом состоянии, В начале выполнения операции по управляющему сигналу с соответствующего выхода блока 5 производится установка триггера 6 в единичное состояние, если в Старшем разряде регистра 2 записан нулевой! 4976

Ф о р м у л а и з о б р е 1 е н и я

Устройство цля ц»?г» ния двоичных чисел, соцержащее регистры делителя, целимого и частно го, сумматор, блок управления, триггер, первьп коммутатор и формирователь сигнала сдвига, выход которого соецинен ñ входом формирования сигнала управления сдвигом блока управления, первый выход которого соединен с вхоцами управления сдвигом регистров целимого и частного, второй и третий выходы блока управления cotJIHHt HII t входами управления выдачей соответствеHHo дополнительного и прямого коцов регистра целителя, информационный вхоц которого соединен с информационным входом устройства, выход которого соединен коц, что соответствует положительному целимому. В противном слу Iat. триггер 6 устанавливается в нулевое состояние, По этому же управляющему сигналу через первый 12 и второй 13 элементы И производится инвертирование соцержимого старшего разряда регистра 1. С этого момента нулевое состояние старшего разряда регистра

1 соответствует отрицательному, а единичное состояние — положительному делителю. Соответственно этому через коммутатор 9 на формирователь 8 проходит прямой коц разрядов d, d и

d4, если содержимое старшего разряца регистра 1 do=1 Если же d =0 и

d,=0, на формирователь 8 поцается инверсный коц этих разрядов: Й,г, d> и d4. При d =0 и d,=1 íà выхоце ком- 20 мутатора 9 нулевой коц, что соответствует значению d<=d =с1 =О, если модуль делителя равен 1/2. На цругой вход формирователя 8 через коммутатор

7 поступает содержимое пяти старших 25 разрядов регистра 2 в прямом коце, если триггер 6 находится в нулевом состоянии, или в инверсном — в противном случае. На основе поступающих сигналов в формирователе 8 вырабатывается единичное или нулевое значение сигнала, которое поцается на первый вход блока 5 управления. Если

F, =1, то цикл деления содержит только совместный сдвиг реги TpoB 2 и 3, 35 который производится по управляющему сигналу с соответствующегo выхода блока 5. В процессе каждого сдвига содержимое старшего разряда ре гистра

2 передается через элемент И-ИЛИ 1О 40 в младший разряц регистра 3 прямым кодом, если старший разряд регистра

1 находится п единичном состоянии, и инверсным кодом — в противном случае. Если F =O, то в цикле сначала 45 выполняется сложение кодов регистров

1 и 2, а затем совместный сдвиг регистров 2 и 3 влево. Если знаки остатка и делителя не совпадают, о чем свидетельствует разное состояние 50 триггера 6 и старшего разряда регистра 1, то на выходе элемента И-ИЛИ 11 вырабатывается единичный сигнал, который подается на вход элемента

HE 14 н вход блока 5. При этом на выходе элемента НЕ 14 — нулевой сигнал, а на соответствующем выходе блока 5 — единичный ° Этот сигнал подается на вхоц управления выдачей

14

6 прямогo кодл регистра I нл сумматор

4. I .(JIH знаки остлткл и цг лителя сoB плцлют, То Hà выходt эл» мента И-ИЛИ

11 — нулевой сигнал, а на выхоце элемента HF. 14 и, следовательно, на входе блока 5 — единичный. В результлте этого нл сooтветствующем выходе олокл 5 появля«тся ециничный сигнал, который поцлется на вхоц управления выдачей JIO?IOJIHHT»JII-»oro коца регистра 1 на сумматор 4. Дополнительный коц регистра I прецстлвляется как егo инверсный коц и единичный сигнал, поцаваемг и нл вход переноса млацшего разряда I?I HcTpa сумматора 4. Независимо от ицл кода, поцаваемого из регистра 1, нл другам входе сумматора 4 всегда находится прямой коц ре" гистра 2. Поступившие коды складываются и коц их суммы записывается в регистр 2, одновременно старшим раэрядом суммы производится текущая установка триггера 6. Запись кода суммы в регистр 2 и установка триггера

6 выполняются по единичному сигналу нл соответствующем выходе блока 5.

Независимо от выполняемых цействий в каждом цикле в старшем разряде

ðt гистра 2 образуется оцнл цифра частного в прямом коде, если целимое

ПОЛОжнтЕJII HOt H В HIIHt P(НОМ tСЛИ делимое отрицательное ° Эта цифра без инвертирования или с инвертированием перецается герл з элемент И-ИЛИ

10 в младший разряд ptl-Hc тра 3 во время совместногo сдвига регистров.

Срецнее количt ство опрецеляемых разряцов частного зл одно сложение равно трем °

1497614 младшего разряда регистра частного.

Состанитель Е.Мурзина

Техрец М.Ходанич Корректор Н.Король

Редактор А.Лежнина

Поцписное

Заказ 4445/49

Тираж 668

ВНИИПИ Государственного комитета по изобретениям и открьгтиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 с выхоцом регистра частного, выход регистра целителя соединен с первым информационным входом сумматора, второй информационный вход которого сое5 цинен с выходом регистра делимого, информационный вход которого соединен с выхоцом результата сумматора, выхоц старшего разряда которого соединен с информационным входом тригге- !ð ра, первый вход установки в "1" которого соединен с четвертым выходом блока упранления и входом разрешения записи регистра делимого, прямой и инверсный выхоцы пяти старших раз- 15 рядов которого соединены соответственно с первым и нторым информационными входами первого коммутатора, выход которого соединен с первым нхоцом формирователя сигнала сдвига, пя- gp тый выход блока управления соединен с вторым входом установки в "1" триггера, прямой и инверсный выхоцы которого соединены соответственно с первым и вторым управляющими входами 25 первого коммутатора, о т л и ч а ю

f щ е е с я тем, что, с целью повышения быстродействия, в него введены второй коммутатор, цва элемента ИИЛИ, цна элемента И и элемент HF, 30 выход которого соединен с входом формирования сигнала управления выцачей дополнительного кода блока управления, вход формирования сигнала управления выцачей прямого кода кото- З5 рого соединен с входом элемента НЕ и выходом первого элемента И-ИЛИ, первый вход которого соединен с перными входами первого элемента И и второго элемента И-ИЛИ, первым управляющим нхоцом второго коммутатора и прямым выходом старшего разряда регистра делителя, инверсный выхоц старшего разряда которого соединен с вторым управляющим входом нторого коммутатора, вторыми входами первого и второго элементов И-ИЛИ и первым входом второго элемента И, второй вход которого соединен с пятым ныхоцом блока управления и вторым входом первого элемента И, выход которого соединен с входом установки в "0" старшего разряда регистра делителя, вхоц установки в "1" старшего разряда которого соединен с выхоцом второго элемента И, прямые и инверсные выходы соответственно второго, третьего и четвертого разрядов регистра делителя соединены соответственно с первым и вторым информационными входами второго коммутатора, выход которого соецинен с вторым вхоцом формирователя сигнала сдвига, прямой выход старшего разряда регистра делимого соединен с третьим входом второго элемента И-ИЛИ, четвертый вход которого соединен с инверсным выходом старшего разряда регистра делимого и вторым информационным входом триггера, прямой и инверсный выходы которого соединены соответственно с третьим и четвертым вхоцами первого элемента И-HJIH, выход второго элемента И-ИЛИ соединен с входом