Формирователь сигнатур

 

Изобретение относится к вычислительной технике и может быть использовано для получения сигнатур в системах контроля и диагностики цифровых объектов. Целью изобретения является повышение быстродействия. Устройство содержит счетчик 1 адреса, блок 2 оперативной памяти, D-триггер 3, элемент 4 ИСКЛЮЧАЮЩЕЕ ИЛИ. Устройство позволяет осуществлять свертку одного бита входной инфоромационной последовательности за два обращения к памяти, что позволяет в три раза повысить быстродействие по сравнению с устройством-прототипом, где эта же свертка выполняется за шесть тактов. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) (51 )4 G 06 F 11 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМЪГ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4273666/24-24 (22) 13.04.87 (46) 07,08.89.Бюл. Ф 29 (72) P.Ñ.Àëóìÿí и Г.Г;Папян (53) 681 .3 (088.8) (56) Электроника, 1977, Р 5, с. 23-33.

Вопросы радиоэлектроники. Сер.ЭВТ, 1984, вып. 3, с. 40-44. (54) ФОРМИРОВАТЕЛЬ СИГНАТУР (57) Изобретение относится к вычислительной технике и может быть использовано для получения сигнатур в сис2 темах контроля и диагностики цифровых объектов, Целью изобретения является повышение быстродействия. Устройство содержит счетчик 1 адреса, блок

2 оперативной памяти, D-триггер 3, элемент 4 ИСКЛЮЧАЮЩЕЕ ИЛИ, Устройство позволяет осуществлять свертку одного бита входной информационной последовательности за два обращения к па- . мяти, что позволяет в три раза повысить быстродействие по сравнению с устройством-прототипом, где эта яе свертка выполняется за шесть тактов.

1 ил.

3 1 499348

Изобретение относится к вычислительной технике и может быть использовано для получения сигнатур в системах контроля и диагностики цифровых объектов.

Целью изобретения является повьппение быстродействия.

На чертеже представлена функциональная схема формирователя. 10

Формирователь содержит счетчик 1 адреса, блок 2.оперативной памяти, D-триггер 3, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 4, вход 5 начальной установки, вход 6 размещения работы, вход 7 заг- 1g рузки, тактовый вход 8, информацион-, ный вход 9 и выход 10.

Формирователь работает следующим образом.

По входу S начальной установки 20 счетчик 1 адреса и D-триггер 3 устанавливаются в нулевое состояние. Первый бит обрабатываемой последовательности подается на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ: .4, и по 2 входу 7 подается сигнал записи. При этом, если первый бит обрабатываемой последовательности - логическая "1", то на .выходе элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 4 устанавливается высокий уровень 30 (так как на второй вход из D-триггера поступает логический "0"), который записывается по нулевому адресу блока 2 оперативной памяти, а если первый бит обрабатываемой последовательности — логический "0", то по нулевому адресу блока памяти записывается логический "0". После этого на второй вход элемента 4 поступает второй бит обрабатываемой последователь- 40 ности и по входам 8 и 7 поочередно подаются тактовый сигнал на счетный вход счетчика 1 адреса и сигнал заг- . рузки, благодаря чему по первому адресу блока 2 записывается второй бит 4> последовательности, и т,д. до заполнения всех адресов блока памяти.

Затем начинается сжатие тестовых последовательностей, для чего по входу 8 подается тактовый сигнал, вызывающий переполнение счетчика 1,который устанавливает счетчик в нулевое состояние, по входу 6 подается сигнал, по которому ранее записанная информация с нулевого адреса блока памяти переписывается в D-триггер.

По входу 7 подается сигнал, с помощью которого по нулевому адресу памяти записывается информация, полученная

4 суммированием по модулю два информации, считанной с нулевого адреса, с (и+1)-м битом обрабатываемой тестовой последовательности. После этого на информационный вход 9 подается (n+2)-й бит, по входам 8,6 и 7 подаются поочередно сигналы, по которым по первому адресу блока памяти записывается информация, полученная суммированием по модулю два ранее записанной по первому адресу блока памяти информации с (п+2)-м битом обрабатываемой последовательности, и т.д. до исчерпания обработки всех битов последовательности.

В конце обработки в памяти образована и-битовая последовательность.

Выдача результатов сжатых входных последовательностей осуществляется с выхода 10, для чего устанавливается в нулевое состояние счетчик адреса и по входу 6 подается сигнал считывания.

Входы 5 — 8 и выход 10 могут подключаться или к пульту, или к микроЭВМ в зависимости от области применения формирователя.

Таким образом, предлагаемый формирователь позволяет осуществлять обработку каждого такта входной последовательности за два обращения к памяти, что увеличивает частоту контроля в три раза по сравнению с известным.

Формула изобретения

Формирователь сигнатур, содержащий блок оперативной памяти и счетчик адреса, причем группа разрядных выходов счетчика адреса соединена с группой адресных входов блока оперативной памяти, счетный вход счетчика адреса является тактовым входом формирователя, вход начальной установки счетчика адреса соединен с входом начальной установки формирователя, вход записи блока оперативной памяти является входом загрузки формирователя, отличающийся тем, что, с целью повьппения. быстродействия, формирователь содержит Dтриггер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом блока оперативной пао мяти, выход которого соединен с информационным входом D-триггера, тактовый вход которого является входом разрешения работы формирователя, вход

Составитель С.Старчихин

Техред М. Ходанич Корректор И Муска

Редактор В.Петраш

Заказ 4695/48 Тирах 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.ужгород, ул. Гагарина,101

5 1499348 6 сброса D-триггера соединен с входом является выходом формирователя, втоначальной установки формирователя, рой вход элемента ИСКЛ1ОЧА1ОЩЕЕ ИЛИ выход Этриггера соединен с первым является информационным входом форвходом элемента ИСКЛЮЧА1ОЩЕЕ ИЛИ и мирователя.