Многовходовой сигнатурный анализатор

 

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики цифровых устройств. Целью изобретения является повышение быстродействия. Многовходовый сигнатурный анализатор содержит мультиплексор 1, число М входов которого равно числу информационных входов анализатора, счетчик 2 с коэффициентом пересчета М, блок 3 оперативной памяти с объемом памяти МхК, К-разрядный регистр 4, сумматор 5 по модулю два, блок 6 индикации, блок 7 управления. Особенностью анализатора является то, что формирование сигнатуры осуществляется непосредственно в ячейках блока оперативной памяти, при этом обеспечивается обработка одного бита входной информации за один такт синхросигнала, что, в свою очередь, обеспечивает повышение быстродействия анализатора. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5!! 4 С 06 F 11/00

10 !1 ф!17.. 7

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4260219/24-24 (22) 11.06,87 (46) 07,05,89, Бюл, № 17 (71) Вологодский политехнический институт (72) А,Н. Андреев, И.Ю, Белов, А,М, Водовозов, Т,В. Воробьева, В.Н, !1абичев и А,А, Сачков (53) 68! .3(088.8) (56) Авторское свидетельство СССР

¹ !182523, кл. G 06 F 11/16, 1984.

Авторское свидетельство СССР № - 1262500, кл. G 06 F ll/00, 1985, (54) МНОГОВХОДОВОЙ СИЛ!А1. УР!!ЫЙ АНА,!!ИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики цифровых устройств. Целью изобретения

„„Я0„„1478220 А 1 является повышение быстродействия, Многовходовой сигнатурный анализатор содержит мультиплексор 1, число М входов которого равно числу информационных входов анализатора, счетчик 2 с коэффициентом пересчета М, блок 3 оперативной памяти с объемом памяти

МХК, К-разрядный регистр 4, сумматор

5 по модулю два, блок 6 индикации, блок 7 управления. Особенностью анализатора является то, что формирование сигнатуры осуществляется непосредственно в ячейках блока оперативной памяти, при этом обеспечивается обработка одного бита входной информации за один такт синхросигнала, й2 что, в свою очередь, обеспечивает повышение быстродействия анализатора, з.п. ф-лы, 3 ил., 1 табл.

1478220

40 работает следующим

Изобретение относится к вычислительной технике и может бьгть использовано для контроля и диагностики цифровых устройств, Целью изобретения является повышение быстродействия анализатора..

На фиг. 1 приведена структурная схема анализатора; на фиг. 2 — структурная схема блока управления; íà !0 фиг, 3 — временные диаграммы, поясняющие работу анализатора, Иноговходовой сигнатурный анализа-" тор (Фиг,l) содержит мультиплексор 1, счетчик 2, блок 3 оперативной памяти, регистр 4, сумматор 5 по модулю два, блок 6 индикации, блок 7 управления. На фиг ° 1 также показаны группа информационных входов 8 анализатора, вход 9 синхронизации блока управ- 20 ления; первый 10,и второй ll входы управления режимом, вход 12 сброса блока управления, выход 13 стробирования (первый выход) блока управления, второй выход 14 синхронизации 25 блока управления (второй выход), выход 15 чтения-записи блока управления (третий выход), первый выход 16 синхронизации блока управления (четвертый выход), выход 17 сброса блока 30 управления (пятый выход).

Блок 7 управления (фиг,2) содержит D-триггер 18, RS-триггер !9, генератор 20 импульсов, шифратор 21, первый 22, второй 23, третий 24, четвертый 25 и пятый 26 входы шифратора.

Шифратор 21 блока 7 управления представляет собой комбинаторную схему, работающую в соответствии с таблицей, Анализатор образом, В анализаторе предусмотрено три режима работы: начальной установки, рабочий и вывода информации, Режим 45 работы устройства задается управляющими сигналами, поступающими на входы 10 и 11, В режиме начальной установки на входы 1О и ll подается кодовая комби- 5 нация 10. Зта комбинация поступает на входы 25 и 26 шифратора 21. В соответствии с таблицей шифратор 21 формирует нулевые сигналы на выходах

13-15. Сигналы на выходах 16 и 17 зависят от <остояния остальных его входов. Нулевой сигнал с выхода 13 блока ? управления поступает на вход установки нуля регистра 4 и вход стробирования мультиплексора 1, Регистр 4 устанавливается в нулевое состояние, мультиплексор 1 запирается и на его выходе также устанавливается нулевой сигнал, В результате сигналы на всех входах сумматора 5 по модулю два равны нулю, а выходной его сигнал, равный сумме по модулю два всех входных сигналов, становится равен нулю, Нулевой сигнал с выхода 15 блока 7 управления устанавливает блок 3 оперативной памяти в режим записи информации. Схема находится в состоянии ожидания сигнала синхронизации. Импульс синхронизации, поступающий на вход 9 блока 7, воздействует на D-вход D-триггера 18, Тактируемый генератором 20 импульсов

D-триггер 18 формирует на входе 22 шифратора 21 нулевой импульс (фиг.3), фронты которого совпадают с передними фронтами тактовой последовательности генератора 20. Импульс с инверсного выхода D-триггера 18 опрокидывает RS-триггер 19. Сигнал с выхода

RS-триггера 19 поступает на вход 23 шифратора 21 (фиг,31, Во время действия нулевого импульса на входе 22 сигнал на входе 23 равен единице и шифратор 21 формирует единичные сигналы на выходах 16 и 17. Сигналы с выходов

16 и 17 блока 7 управления поступают на счетчик 2, который устанавливается в нулевое начальное состояние, нулевой адрес поступает на адресные входы бпока 3 и блок оперативной памяти по данному адресу обнуляется, По окончании нулевого импульса на инверсном выходе D-триггера 18 на входах 22 и 23 шифратора 21 устанавливаются единичные сигналы. При этом снимается единичный сигнал на выходе 17 блока 7 управления, счетчик 2 переходит в режим счета. На счетный вход счетчика 2 поступают импульсы с выхода 16 блока 7 управления, повторяющие импульсы тактового генератора 20 °

Счетчик 2 осуществляет подсчет импульсов, последовательно изменяются адреса на адресном входе блока 3, по всем адресам в блок 3. оперативной памяти записывается нулевая информация.

По заполнении счетчика 2 с его выхода переполнения поступает нулевой импульс на вход 12 сброса блока 7 управления, Сигнал с входа 12 поступает на R-вход RS-триггера 19 и сбрасывает триггер. Снимается единичный сиг1478220 нал с входа 23 шифратора 21 и в соответствии с таблицей его работы прекращается поступление импульсов на выход 16 блока 7 управления, К этому

5 моменту по всем адресам блока 3 записывается нулевая информация и анализатор готов к дальнейшей работе, В рабочем режиме на входы 10 и ll блока 7 управления подается кодовая комбинация 0), Шифратор 21 формирует .единичный сигнал на выходе 13 (таблица), Включается в работу мультиплексор 1 и регистр 4, На информационные входы мультиплексора поступают анали- 1 зируемые последовательности сигналов, информация сопровождается импульсами синхронизации, поступающими на вход 9 синхронизации. Каждый импульс синхронизации, поступающий на вход 9 синхронизации блока 7 управления, воспринимается Л-триггером 18, тактируе. мым генерагором 20 импульсов„ После прихсда каждого импульса на вход 9.

D-триггер 18 формирует нулевой импульс на входе 22 шифратора 2! и устанавливает К$- триггер )9, формирующий единичный сигнал на его входе 23.

Во время действия нулевого импульса на входе 22 сигнал на выходе 17 блока 7 управления равен единице, счетчик 2 сбрасывается в нулевое состояние, При этом единичным сигналом с выхода 15 блока 7 управления блок 3 оперативной памяти устанавливается в режим чтения, По окончании импульса на входе 22 шифратор 2! снимает сигнал установки нуля со счетчика 2 и формирует на выходах 14-16 последовательности прямоугольных импульсов

40 (фиг.3), При этом последовательности на выходах 15 и )6 совпадают с тактовой последовательностью на входе 24 шифратора 2), а сигнал на выходе 14 является инверсией тактовой последо— вательности, В результате во время действия каждого импульса тактовой последовательности блок 3 работает в режиме чтения, по заднему фронту каждого тактового импульса регистр 4 осуществляет запись информации с вы50 ходов блока 3 оперативной памяти, после каждого тактового импульса блок

3 переходит в режим записи и по выбранному счетчиком 2 адресу в память записывается информация с выходов регистра, сдвинутая ца один разряд в сторону старших разрядов. В младший разряд слова по выбраному адресу. записывается информация с выхода сум" " матора 5 по модулю два„ равная сумме по модулю два сигнала с выхода мультиплексора 1 и определенных разрядов регистра 4. Сигнал ня выход мультиплексора 1 соответствует одному иэ информационных входов устройства.

Выбор входа производится одновременно с B|JGQpoM адреса блока 3 cIII íàëîì с выхода счетчика 2, который изменяет свое состояние по переднему фронту каждого тактового импульса. В результате последов"".òå""„üIIàé обработки тактовых импульсов по каждому х-му àäðåсу блока 3 оперативной памяти происходит считывание информации, сдвиг на один разряд и запись в память, причем в младший разряд каждого числа записывается свертка по модулю два сигналов с определенных разрядов регистра и i ãî входа анализатора.

При заполнении счетчика сигнал переполнения пос" óïàåò на вход )2 блока 7 управления, снимаются импульсы с выходов 14-16 блока 7 управления и схема ожидает прихода следующего импульса синхронизации, Каждый импульс синхронизации, поступающий на вход 9 устройства, вызывает повторение всего цикла. Количество импульсов синхронизации соответствует длине анализируемой последовательности.

Таким образом, в рабочем режиме в в результате обработки множества входных сигналов, сопровождаемых импульсами синхронизации, по каждому -му адресу блока памяти формируется сигнатура, являющаяся однозначной характеристикой последовательности, воздействующей на i-й вход анализатора.

В режиме вывода информации на управляющие входы 10 и )).ïñäàeòñÿ кодовая комбинация )1. При этом сигнал на выходе !3-15 равен единице, а сигнал на выходе !7 — нулю. Сигнал ка выходе 16 блока 7 управления зависит от состояния входа 22 шифратора 21.

Под воздействием сигналов блока 7 управления счетчик 2 устанавливается в режим счета, блок 3 в режим чтения, Каждый импульс синхронизации, поступающий на вход 9, в блоке управления проходит на D-триггер 18 и формирует нуелвой импульс на входе 22, Моменту появления импульса на входе 22 соответствует появление единичного сигнала на выходе 16 блока 7 управления (фиг,3) . Импульс с выхода !6 блока 7

5 147 управления поступает на счетный вход счетчика 2, Счетчик изменяет свое состояние и на блок индикации поступает адрес и содержимое опрашиваемых ячеек памяти блока 3. Таким образом, в режиме вывода информации под воздействием импульсов синхронизации на индикацию последовательно выводятся номера входов сигнатурного анализатора и соответствующие сигнатуры входных сигналов.

В результате использования всех режимов работы предлагаемое устройство позволяет формировать в памяти совокупность сигнатур всех анализируемых последовательностей и отразить их на индикаторе, При этом появляется возможность анализировать как весь многоразрядный входной сигнал в целом, так и сигналы на всех выходах анализатора в отдельности, При этом за счет формирования сигнатуры непосредственно в ячейках памяти блока оперативной памяти обеспечивается обработка одного бита входной информации за один такт синхронизации по сравнению с двумя тактами в известном устройстве, чта обеспечивает no вышение быстродействия.

Формула изобретения

Многовходавой сигнатурный анализатор, содержащий мультиплексор, счетчик, блок оперативной памяти, регистр,сумматор по модулю два, блок индикации и блок управления, причем группа информационных входов мультиплексора является группой информационных входов анализатора, группа разрядных выходов счетчика соединена с группами адресных входов мультиплексора и блока оперативной памяти и .с первой группой входов блока индикации, вход стробирования мультиплексора объединен с входом сброса регистра и подключен к выходу страбиравания блока управления, выход мультиплексора соединен с первым входом сумматора па мадугпо два, группа входов которого соединена с выходами регистра в соответствии с ненулевыми каэф8220

50 фициентами образующего палинама, группа выходов блока оперативной памяти соединена соответственно с группой.информационных входов регистра и с второй группой входов блока индикации, вход синхронизации регистра соединен с вторым выходом синхронизации блока управления, вход чтения заIIHcH блока оперативной памяти соединен с одноименным выходом блока управления, входы сброса и синхронизации счетчика соединены соответственно с выходом сброса и первым выходом синхронизации блока управления, выход переноса счетчика соединен с входам сброса блока управления, вход синхронизации блока управления является входам синхронизации устройства, первый и второй входы управления режимом блока управления являются одноименными входами анализатора, а т л и ч а ю щ и и с н тем, что, с целью повышения быстродействия, выход сумматора по модулю два соединен с первым информационным входом блока оперативной памяти, -й информационный вход которого (i=2, К, где К— разрядность сигнатуры) соединен с (i-1)-м выходом регистра.

2. Анализатор по п, 1, о т л и ч а ю шийся тем, что блок управления содержит D-триггер, Rs-триггер, генератор импульсов и шифратор, причем информационный вход D-триггера является синхравходом блока, инверсный выход D-триггера соединен с Sвходом RS — òðèããåðà и с первым входом шифратора, второй вход которого соединен с выходом ЙЯ-триггера, выход генератора импульсов соединен с входам синхронизации D-триггера и с третьим входом шифратора, четвертый и пятый входы которого являются соответственно первым и вторым входами управления режимом блока, R-вход RSтриггера является входом сброса блока, с первого па пятый выходы шифратора являются соответственна выходам стробирования, вторым выходам синхронизации, выходом чтения — записи, первым выходом синхронизации и выходам сброса блока, )478220

Входы

I Г

Выходы

16 17

1" L ".

22 23 24 25 26

Х Х Х 0 0 0 0 1 0 0

1Риг. Z

1 0 Х 1

0 1 Х

1 1 0 1

1 l 1 1

1 0 Х 0

0 1 Х 0

1 1 0 0

1 1 1 0

I Х Х 1

0 Х Х I

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

1 I 1 0

1 I 0 1

) 1 1 0

1 1 0 i

1 I 0 1

1 1 0 2

0 0

1 I

0 0

1 0

0 0 !

0 0

1 0

0 0

1 0

Режим 1

77

14

7б

Составитель С„ Старчихин

Редактор И, Шупла Техред JI.Сердюкова КорректорО, Кравцова

Заказ 2365/49 Тираж 669 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r. Ужгород, ул. Гагарина,101

11 1t