Запоминающее устройство с контролем

 

Изобретение относится к вычислительной технике и может быть использовано для построения оперативных энергонезависимых (с батарейным питанием) запоминающих устройств с наращиваемой информационной структурой и контролем адреса. Целью изобретения является повышение надежности и уменьшение потребляемой мощности. Запоминающее устройство с контролем содержит блок накопителей, блок ключей, блок управления, регистр адреса, M + 1 сумматоров по модулю два, элемент И-НЕ, элемент ИЛИ. Введение в устройство формирователя управляющих сигналов и N + 1 дешифраторов позволило организовать структуру устройства таким образом, что при ошибках в коде адреса или несоответствии адреса номеру выбранного устройства запрещаются переключения на входы накопителей, а при отсутствии ошибок переключения на входах адреса и режима происходят только у выбранных накопителей. Уменьшается уровень помех и мощности потребления как в режиме обращения, так и в режиме хранения. 2 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) 7 А1 (gg g G 11 С 29/00

5-:!ЕОИ .!!Я списочник изоБРЕтеНил

H ABT0PCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4389641/?4-24 (22) 05.01,88 (46) 15.09.89.Бюл. ¹ 34 (72) В.А.Лисицын, F.,Я,!!арголин и Г.A,Òóíèìàíoâ

" (53) 681.327.6 (088.8) (56.) Авторское свидетельство СССР № - 1180975, кл. 0 11 С 29/00, 1985.

Авторское свидетельство СССР № 1 089628, кл. G 11 С 29/00, 982. (54) ЗАПОМИНАЭ!ЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано для построения оперативных энергонезависимых (с батарейным питанием) запоминающих устройств с наращиваемой информационной структурой и контролем адреса. Целью изобретения является повышение надежности и

Изобретение относится к вычислительной технике и может быть испольэовано для построения оперативных энергозависимьrx (с батарейным питанием) запоминающих устройств с наращиваемой информационной структурой и контролем адреса.

Целью изобретения является повышение надежности и уменьшение потребляемой мощности устройства.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2— схема блока управления.

Устройство содержит блок 1 накопителей с объединенными входами/вы2 уменьшение потребляемой мощности.

Запоминающее устройство с контролем содержит блок накопителей, блок ключей, блок управления, регистр адреса, m + 1 сумматоров по модулю два, элемент И-НЕ, элемент ИЛИ. Введение в устройство формирователя управляющих сигналов и n + 1 дешифраторов позволило организовать структуру устройства таким образом,< что при ошибках в коде адреса илИ несоответствии адреса номеру выбранного устройства запрещаются переключения на входы накопителей, а при отсутствйи ошибок переключения на входах адреса и режима происходят только у выбранных накопителей. Уменьшается уровень помех и мощности потребления как в режиме обращения, так и в режиме хранения.

2 ил. ходами информационных разрядов, блок

2 ключей, блок 3 управления, формирователь 4 управляющих сигналов, n+1 дешифраторов 5, регистр 6 адреса, m + 1 сумматоров 7 по модулю два,элемент И-HF. 8, информационные входы/выходы 9 устройства, вход 10 выбора номера накопителя устройства, адресные входы 11 устройства, вход 12 режима работы, вход 13 разрешения работы устройства, выход 14 . признака ошибки устройства, элемент

ИЛИ 15.

Принцип работы устройства заключа-. ется в следующем.

3 1508287

При подаче на один из входов шины 12 сигналов "Запись" или "Чтение" в регистре 6 адреса фиксируется по сигналу блока 3 "Режим Рг" код адре5 ся с шины 11. В блоке 3 по сигналам

"Запись" (" Чтение" ) происходит снятие блокировки с распределителя 3.2, триггеров 3.4, 3.5 (установленных предварительно в состояние "1" потен- fQ циалом, соответствующим отсутствию сигналов "Запись", "Чтение" ) и разрешается прохождение синхроимпульсов генератора 3,1 через синхровход распределителя 3.2. Так как триггеры 15

3.4, 3.5 находились в состоянии "1", то потенциалом с выхода элемента

3.13 разрешается формирование. элементов 3,11 сигнала прерывания работы распределителя 3.2 по первому же им- 20 пульсу генератора 3.1, поступившему в распределитель 3.2 и вызвавшему переключение на его выходе, соединенном с синхровходом триггеров 3.4,3.5.

Если к этому моменту на информационных входах триггеров сформировался сигнал исправности адреса, то он запишется в триггер 3.4 или 3.5 (в зависимости от режима "Чтение" или "3aпись"), при этом прерывание снимается, так"как триггер 3.4 или 3.5 переключается из "1" в "0",.и распределитель продолжает работу. Если в коде адреса ошибка или адрес не соответствует номеру выбранного устройст- 35 ва, то дальнейшее переключение распределителя 3.2 и формирование синхросигнала формирователем 3.3 не производится, Отсутствие переключений распределителя в этом случае являет- 40 ся дополнительным фактором снижения уровня помех.

Сигнал исправности адреса вырабатывается в сумматорах 7 и элементах

И-НЕ 8, ИЛИ 15, при этом предполага- 45 ется, что суммарное время задержки в этом блоке и элементах 8, 3.7,3.8

И-HF. и элементе ИЛИ 15 меньше времени между передними фронтами сигналов

"Запись", "Чтение" и сигналов адреса. 5О

В m+1 сумматорах 7 производится свертка сумматором 7.1 по модулю два кода адреса с контрольным разрядом и поразрядное сравнение группы разрядов кода адреса с кодом номера устройства в сумматорах 7.1,...,7m ("селекция адреса"). Элементами 8 и 15 вырабатывается окончательно сигнал исправности адреса, Сигнал на входе 1 3 уст ан авлнв ают с некоторой задержкой после включения питания для того, чтобы избежать несанкционированных переключений в режимных и адресных входах накопителей 1. При отсутствии или снижении основного питания сигнал на входе

13 имеет нулевой уровень, что обеспечивает поддержание блокирующих потенциалов на режимных входах накопителей (при снижении и отсутствии питания) и постоянство потенциала на адресных входах (при снижении питания). При отсутствии основного питания постоянство потенциалов на адресных входах обеспечивается резисторными привязками, Благодаря этому потребление накопителей во время коммутации питания остается минимальным, В режиме записи или чтения информации при наличии сигнала исправности адреса триггеры 3,5 или 3.4 переключаются и, так как на входе 13 устройства — разрешающий потенциал,формируют на выходе элемента 3.13 сигнал разрешения адреса. При отсутствии сигнала исправности адреса не происходит переключение триггеров 3.4 или

3.5, сигнал разрешения адреса не вырабатывается, вследствие чего сигналы на выходах дешифраторов 5 отсутствуют и обращение к накопителям группы 1 не происходит„

При поступлении на первые управляющие входы дешифраторов 5 сигнала разрешения адреса на выходах дешифратора 5.(и+1) возникает сигнал, разрешающий формирование сигналов выборки и записи только для выбранного накопителя блока 1, На выходах остальных дешифраторов 5, соответствующих входам адреса выбранного накопителя, формируется код адреса,аналогичный коду на вторых управляющих входах этих дешифраторов. На остальных выходах, соответствующих входам адреса невыбранных накопителей, дешифраторов 5.1,...,5.п, потенциал остается неизменным, В режиме записи сигналом с выхода блока 3 ключи блока 2 открыты на прием информации с шины 9. Стробы выборки и записи, сформированные формирователем 3.3 в соответствии с требуе- мой временной диаграммой накопителей

1, поступают через элементы 3.9,3.12 на входы формирователя 4 управляющих сигналов и, так как на входе 13

150828 разрешающий потенциал, в виде сигналов выборки и записи поступают на входы выбранного накопителя, на другие входы которого уже поступили коды информации и адреса.

В режиме чтения ключи блока 2 сигналом с блока 3 открыты на передачу.

На входах разрешения выборки и записи/чтения выбранного накопителя 1 10 блоками 3 и 4 формируются соответствующие сигналы, и считываемая информация поступает на выходы 9.

После отработки цикла записи или чтения по сигналам с формирователя 15

3.3, поступающим через элемент 3.11 на вход прерывания распределителя

3.2, происходит остановка работы распределителя 3,2. По сигналам формирователя 3.3 (в случае переклю- 20 чения триггеров 3,,4, 3.5) элементом

3.10 вырабатывается сигнал ответа, который свидетельствует об исправности адреса и поступает на контроль— ный выход 14 устройства. При ошибках 25 в коде адреса или его несоответствии номеру устройства сигнал ответа не вырабатывается.

Техническая эффективность предлагаемого устройства заключается в повышении надежности запоминающего устройства за счет уменьшения уровня помех и исключения обращений по ложным адресам благодаря запрету переключений адресных сигналов на адресных выходах тех накопителей, обращение к которым не производится, и запрету прохождения кода адреса на входы накопителей при ошибках в адресе или

его несоответствии коду номера уст- 40 ройства; облегчения режима работы блоков устройства благодаря распараллеливанию сигналов адреса, уменьшению емкостной нагрузки по адресным eHbmeHHa вероятности HCKazce- 45 .ния информации в моменты коммутации питания за счет постоянства потенциалов на адресных и режимных входах в эти моменты времени; снижение потребляемой мощности происходит как в режиме обращения за счет уменьшения длительности фронта адресных сигналов, использования в качестве буферных схем адреса маломощных дешифраторов с относительно низким коэффициентом разветвления и невозможности переключения на входах невыбранных накопителей, так и в режиме хранения, а также при коммутации питания, за счет постоянства потенциалов на адресных и режимных входах накопителей,, Кроме того, улучшаются временные характеристики устройства, такие как время выборки и цикл обращения за счет уменьшения длительности фронта адресных сигналов, а также увеличивается срок храпения информации за счет уменьшения потребления в моменты коммутации питания, Формула и з о б р е т е н и я

Запоминающее устройство с контролем, содержащее блок накопителей, блок управления, регистр адреса m+1 сумматоров по модулю два, (где тп 7) определяется по формуле q = 2 количество накопителей1, блок ключей, элемент ИЛИ и элемент И-НЕ,входы которого соединены с выходами с первого по m-й сумматоров по модулю два, первые входы которых соединены с выходами второй группы регистра адреса, вторые входы с первого по

m-й сумматоров по модулю два являются входами выбора номера накопителя устройства, информационные входы и вход контрольного разряда регистра адреса являются адресными входами устройства, выходы второй, третьей групп и контрольный разряд регистра адреса соединены с входами (m+1)-го сумматора по модулю два, выход которого соединен с первым входом элемента ИЛИ, выход элемента И-HF. соединен,с вторым входом элемента ИЛИ, выход которого соединен с входом признака корректности адреса блока управления, вход задания режима которого является входом задания режима устройства, первый и второй выходы блока управления соединены соответственно с входом управления регистра адреса и входом управления блока ключей, первые входы-выходы которого соединены с информационными входамивыходами блока накопителей, вторые входы-выходы блока ключей являются информационными входами-выходами устройства, шестой выход блока управления является выходом признака ошибки устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности и уменьшения потребляемой мощности устройства, в него введены

n+1 дешифраторов, где n — количество

1508287 ячеек накопителя, и формирователь управляющих сигналов, выходы разрешения выборки и выходы разрешения записичтения которого соединены соответст—

5 венно с одноименными входами блока накопителей, адресные входы которого соединены с выходами с первого по и-й дешифраторов, выходы (n+1)-го дешифратора соединены с адресными вхо- 10 дами формирователя управляющих сигналов, вход выборки которого соединен с третьим выходом блока управления, четвертый выход которого соединен с входом признака записи-чтения формирователя управляющих сигналов, вход разрешения которого соединен с входом разрешения блока управления и является входом разрешения работы устройства, пятый выход блока управления соединен с первыми информационными входами с первого по (n+1)-й дешифраторов, вторые информационные входы с первого по п-й дешифраторов соединены с выходами третьей группы регистра адреса, выходы второй группы которого соединены с адресными входами с первого по (п+1)-й дешифраторов, 1508287

Составитель В.Чеботова

Редактор М,Циткина Техред А.Кравчук Корректор Т.Колб

Заказ 5546/54 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 11 It

Гага ина 101