Устройство для контроля доменной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для контроля и испытаний на надежность запоминающих устройств на цилиндрических магнитных доменах. Цель изобретения - расширение области применения за счет возможности изменения параметров сигналов устройства и повышение достоверности испытаний на надежность доменной памяти. Устройство содержит генератор 1 тактовых импульсов, счетчик 2 тактов, счетчик 3 страниц, первую 4 и вторую 5 группы элементов И, первый 6, второй 7 и третий 8 дешифраторы, блок 9 формирования фазовых привязок, блок 10 формирования временной диаграммы, блок 11 формирования данных, блок 12 регистров, блок 13 программируемых источников питания, мультиплексор 14 и регистр 15 состояния. 11 ил.

ф Ъ (19) (l I) 60 А1 (5g g С 11 С 11/14, 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ и двтогскомм свидьткльствм

М СОЮЗ СОВЕТСНИХ

- с,У : . . - -: СОЦИАЛИСТИЧЕСНИ)(РЕСПУБЛИК

Госуда стаенный Комитет

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2i) 4400757/24-24 (22) 22,02.88 (46) 15,08.89. Вюл. У 30 (71) Институт электронных управляющих машин (72) В.К. Раев, В.E. Красовский, С.М. Захарян, H.Á. Попко, А.E. Шотов, В.В. Топорков, И.Г. Федоров, T.À. Ведертдинов, И.В. Колчанов и H.È. Статейнов (53) 681„327.6(088.8) (56) Авторское свидетельство СССР

9 1022216, кл. G 11 С 11/14, 1982.

Авторское свидетельство СССР

Р 1020862, кл. G 11 С 11/14, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДОИЕННОЙ НАЬИТИ (57) Изобретение относится к вычислительной технике и может быть нспользовано для контроля и испытаний на надежность запоминающих устройств, на цилиндрических магнитных доменах.

Цель изобретения — расширение облас- . ти применения за счет возможности изменения параметров сигналов устройства и повышение достоверности испытаний на надежность доменной памяти. Устройство содержит генератор 1 тактовых импульсов, счетчик 2 тактов, счетчик 3 страниц, первую 4 и вторую 5 группы элементов И, первый 6, второй 7 и третий 8 дешнфраторы, блок 9 формирования фазовых привязок, блок 10 формирования временной диаграммы, блок 11 формирования данных, блок 12 регистров, блок 13 програю ируемых источников питания, мультиплексор 14 и регистр

15 состояния. 11 ил.

3 1501160

Изобретение относится к вычислительной технике и может быть использовано для контроля и испытаний на надежность запоминающих устройств на цилиндрических магнитных доменах.

Цель изобретения — расширение области применения за счет возможности изменения параметров сигналов 10 устройства и повышение достоверности испытаний на надежность доменной памяти.

На фиг. 1 представлена структурная схема устройства для контроля 15 домечной памяти; на фиг. 2 — функциональная схема генератора тактовых импульсов; на фиг. 3 и 4 — функциональные схемы соответственно первой и второй групп элементов И; 20 на фиг. 5 — структурная схема блока формирования фазовых привязок; на фиг. 6 — структурная схема блока формирования временной диаграммы; на фиг. 7 - Функциональная схема блока формирования данных; на фиг. 8— функциональная схема счетчика тактов:; на фиг. 9 — структурная схема модуля доменной памяти; на фиг.10 и 11 — .форматы управляющих слов со- 30 ответственно блока формирования фазовых привязок и блока формирования временной диаграммы.

Устройство для контроля доменной памяти (Фиг. 1) содержит генератор

1 тактовых импульсов, счетчика 2 тактов, счетчик 3 страниц, первую и вторую группы элементов И 4, 5, первый, второй и третий дешифраторы 6, 7 и 8, блок 9 формирования фазовых щ0 привязок, блок 10 формирования временной диаграммы, блок 11 формирования данных, блок 12 регистров, блок

13 программируемых источников питания, мультиплексор 14 и регистр 15 45 состояния °

На фиг. 1 показаны модуль 16 доменной памяти, группа информационных входов-выходов l7 устройства, Рруттпа адресных Входов 18 устройства вход 19 чтения, вход 20 записи, вход 2 1 начальной установки, шина 22 нулевого потенциала, первый и второй входы 23, 24 задания рабочей частоты, вход 25 стробирования первого дешифратора, вход 26 стробирования второго дешифратора, вход 27.стробирования третьего дешифратора, первый 28, второй 29, третий 30, четвертый 31, пятый 32, шестой 33, седьмой 34, восьмой 35 и девятый 36 выходы первого дешифратора, выход 37 генератора тактовых импульсов, пятый выход 38 блока формирования данных, первый выход 39 и второй выход

40 блока формирования фазовых привязок, первая группа информационных выходов 41 и вторая группа информационных выходов 42 блока формирования фазовых привязок, второй вьжод

43 и первый выход 44 блока формирования временной диаграммы, пятый вход 45 блока формирования временной диаграммы, вторая груттпа информационных выходов 46 и первая группа информационных выходов 4? блока формирования временной диаграммы, выход 48 мультиплексора, выход переключения 49 счетчика страниц, выход переполнения 50 счетчика тактов, первый выход 51, второй выход 52, шестой выход 53, третий и четвертый выходь1 54, 55, группа информационных выходов 56 и информационный вход 57 блока формирования данных, первая группа управляющих выходов

58, вторая группа управляющих выходов 59, четвертая группа управляющих выходов 60 и третья группа управля ющих выходов 61 устройства, выходы

62 регистра состояния.

Генератор тактовьгх тжпульссв (фиг. 2) содержит формирователь 63 прямоугольных импульсов, мультиплексор 64, триггеры 65, 66, элемент

И 67.

Первая группа элементов И (фиг.3) содержит элементы И 68-71. Вторая группа элементов И (Фиг. 4) содержит элементы И 72, 73 и 74. Блок формирования фазовых привязок (Фиг. 5) содержит счетчик 75 адресов, блок 76 оперативной памяти и регистр 77.

Блок формирования временной диагражты (фиг. 6) содержит счетчик 78 адресов, блок 79 оперативной памяти, регистр 80 и элемент ИЛИ-НЕ 81.

Блок формирования данных (фиг. 7) содержит элементы ИЛИ 82, 83, триггеры 84, 85, буферный регистр 86 записи, буферный регистр 87 чтения, триггер 88, регистр 89 сдвига, элементы ИЛИ-НЕ 90, 9I, элементы ИЛИ,92 и 93, триггеры 94, 95, элемент И 96.

Счетчик тактов (фиг. 8) содержит довичный счетчик 97, элемент И-НЕ 98 и элемент НЕ 99, 60

5

15011

Модуль доменной памяти (фиг,9) содержит блок 100 формирования функциональных сигналоч, блок доменных интегральных микросборок (ДИИ) 101, блок 102 усилителей считывания, блок

103 формирователей вращающегося поля.

Устройство работает в двух режимах: режиме подготовки, режиме эа- 10 писи — чтения.

При включении питания генератор

1 тактовых импульсов вырабатывает последовательности импульсов, которые используются для синхронизации t5 работы устройства. Установка рабочей частоты производится процессором, который выдает на адресные входы 18 устройства команду задания рабочей частоты. Первьпй дешифратор 6 20 декодирует команду и передает соответствующий управляющий сигнал на первый вход генератора 1 тактовых импульсов, с выхода которого снимается заданная последовательность синхроимпульсов.

В режиме подготовки производится загрузка фазовой диаграммы работы

ДИЙ 101 в блок 76 оперативной памяти емкостью 1 х q бит, где 1 — чис- 30 ло интервалов, на которое делится период управляющего поля, q — число функциональных узлов ДИИ, и временной диаграммы работы ДИК 101 в блок

76 оперативной памяти емкостью р х (q + 1) бит, где р — длительность цикла работы ДИИ, и числа страниц, которые должны быть записаны — считаны в (из ДИМ 101 — в счетчик 3 страниц, а также установка

40 значений напряжений нв программируемых источниках 13 питания, питающих блок 100 формирования, функциональных сигналов (генератора, ввода, вывода, репликатора, детектора) ДЖ1 101, 45 и блок 103 формирователей вращающегося поля.

Загрузка фазовой диаграммы производится следующим образом.

Процессор выдает на адресные входы 18 команду установки адреса, а на информационные входы — выходы 17 адрес первой из ячеек блока 76 оперативной памяти. Команда поступает на группу первых информационных входов первого дешифратора 6, а адрес— на группу информационных входов блока 9 формирования фазовых привязок.

Первый дешифратор 6 декодирует команду и формирует управляющий сигнал разрешения записи, поступаюштпй на второй вход счетчика 75 адресов. По этому сигналу происходит запись первого адреса блока 76 оперативной памяти в счетчик 75 адресов. Затем процессор выдает на адресные входы 18 команду записи данных в блок 76 оперативной памяти, а на информационные входы-выходы 17 — подлежащие записи данные. Данные поступают на группу первых входов, а адрес ячейки с выхода счетчика 75 адресов на группу вторых входов блока 76 оперативной памяти. Первый дешифратор 6 декодирует команду и формирует управляющий сигнал разрешения записи, поступающий на третий вход блока 76 оперативной памяти. В результате в блок 76 оперативной памяти производится запись данных.

Формат данных (фиг. 10) формируется по значениям заданного в емени задержки и длительности функциональных импульсов. Информационные биты содержат данные о наличии (единица) или отсутствии (нуль) соответствующего функционального импульса. Таким образом, производится загрузка фазовой диаграммы во все 1 ячеек первого блока 76 оперативной памяти.

Загрузка временной диаграммы производится следующим образом. Процессор выдает на адресные входы 18 команду установки адреса, а на информационные входы-выходы 17 — адрес первой из р ячеек блока 79 оперативной памяти. Первьпй дешифратор 6 декодирует команду и формирует управляющий сигнал разрешения записи, поступающий на второй вход счетчика 78 адресов. По этому сигналу происходит запись первого адреса блока

79 оперативной памяти в счетчик 78 адресов.. Затем процессор выдает на адресные входы 18 команду записи данных в блок 79 оперативной памяти, а на информационные входы-выходы 17 — подлежащие записи данные, Данные поступают на группу первых входов, а адрес ячейки с выхода счетчика 78 адресов на группу вторых входов блока 79 оперативной памяти.

Первый дешифратор 6 декодирует команду и формирует управляющий сигнал разрешения записи, поступающий на третий вход блока 79 оперативной памяти. В результате блок 79 оператив1501160 ной памяти производится запись данных по адресу, установленному в счетчик 78 адресов. Пример формата данных показан на фиг. 11. Адреса блока 79 оперативной памяти, по которым записываются единицы (соответствующие наличию функциональных импульсов) формируются в соответствии с временной диаграммой работы ДИМ.

Таким образом производится загрузка временной диаграммы во все р ячеек блок 79 оперативной памяти.

Загрузка счетчика 3 страниц производится следующим образом. Процессор выдает на адресные входы 18 команду установки счетчика страниц, а на информационные входы-выходы 17 число страниц записи или чтения.

Первый дешифратор 6 декодирует ко- 20 манду и формирует управляющий сигнал разрешения записи, поступающий на вход счетчика 3 страниц. В результате в счетчик 3 страниц происходит запись числа страниц обмена, установленных на информационных входахвыходах 17.

Установка значений напряжений на ,программируемых источниках 13 питания производится следующим образом.

Процессор выдает последовательно на адресные входы 18 команды записи кодов напряжений питания формирователей функциональных импульсов (генератора, ввода, вывода и др.), а на информационных входах-выходах 17— соответствующие коды напряжений питания. Третий дешифратор 8 декодирует команды и формирует управляющие сигналы выборки регистра, поступа- 40 ющие на группу информационных входов блока 12 регистра. В результате производится запись в блок регистров 12 и выдача на программируемые источники 13 питания сооТВРТ 4» ствующей управляющей информации.

Таким обра ом, на блок 100 формирователей функциональных импульсов и блок 103 формирователей вращающегося т за анные напряжения поля поступаю д питания.

В режиме записи устройство работает следующим образом.

Процессор выставляет на адресных входах 18 команду записи данных, 55 на входе 20 записи — соответствующий управляющий сигнал, а на информационных входах-выходах 17 — данные, подлежащие записи в ДИИ 101.

Первый дешифратор 6 декодирует команду- и формирует на первом выходе 28 управляющий сигнал, поступающий на вход триггера 84 и устанавливающий его в единичное состояние.

На второй (строб записи) и третий (разрешение приема) входы буферного регистра записи 86 поступают соответствующие управляющие сигналы, по которым данные записываются в регистр.

Сигнал с выхода триггеров 84 поступает на первый вход элемента ИЛИ 92 и с его выхода — на вход триггера 94. устанавливая его в единицу. Единичный сигнал с выхода триггера 94 поступает на генератор 1 тактовых импульсов, разрешая прохождение синхроимпульсов частоты f, . Фаэовая диаграмма, считываемая из блока 76 оперативной памяти по адресам, задаваемым счетчиком 75 адресов, поступает на группу первых входов регистра 77 и записывается в него.

Единичный уровень на выходе триггера 94 поступает также на первый управляющий вход второго дешифратора 7, разрешая его работу. Сигнал с предпоследнего и последнего выходов счетчика 75 адресов поступают соответственно на первый и второй информационный входы второго дешифратора 7, формируя на его выходе четыре последовательности импульсов, о сдвинутых по фазе на 90 и используемых для управления блоком 103 формирователей вращающегося поля °

Частота импульсов f « Й„ соответствует рабочей частоте ДИИ 101. Происходит включение управляющего магнитного поля и начинается работа

ДИИ 101. Иультиплексор 14 в соответствии с управляющими сигналами 23 и 24 обеспечивает в зависимости от типа тестируемой ДИМ 101, выбор одной из четырех последовательностей импульсов f<, для синхронизации работы устройства.

Синхроимпульсам Й устанавливается в единичное состояние триггер

95, на D-вход которого с выхода триггера 84 через элемент ИЛИ 93 поступает единичный уровень.

Синхроимпульсы fz поступают на первый (счетный) вход счетчика 78 адресов. Временная диаграмма работы

ДИИ 101 считывается из блока 79 оперативной памяти, поступает на группу

Свободный буферный регистр 86 записи выставляет сигнал запроса данных, который поступает на третий вход регистра 15 состоянияи записывается в него. Процессор опрашивает регистр 15 состояния посредством команды чтения регистра состояния. Эта команда декодируется первым чешифратором 6, который формирует соответствующий сигнал на своем девятом

36 выходе. Слово состояния выдается на информационные входы-выходы 17 устройства. Если процессор получает указание, что буферный регистр 86 записи свободен, он выполняет пере» дачу следующего информационного слова из ОЗУ ЭВМ в устройство. Цикл ра, боты устройства по записи информа45

9 1501 входов регистров 8 и записывается в него.

Из регистра 77 и регистра 80 фазо- -, вая и временная диаграммы поступают на первую группу элементов И 4, на выходе которой формируются сигналы управления блоком 100 формирования функциональных сигналов °

Последовательность импульсов час- 10 тотой поступает на счетный вход счетчика 2 тактов. После отсчета числа тактов, равных разрядности слова, на выходе 50 счетчика тактов появляется сигнал высокого уровня. Этот 15 сигнал поступает на четвертый вход буферного регистра 86 записи, а через элемент ИЛИ-НЕ 90 — на четвертый вход регистра 89 сдвига. В результате происходит передача данных 20 из буферного регистра 86 записи в регистр 89 сдвига.

Информация с первого разряда регистра 80 ответственного за формирование импульсоа генерации, поступа- 25 ет на первый вход элемента ИЛИ-НЕ 81 и с его выхода на первый вход элемента ИЛИ-НЕ 90. Если генерация разрешена (активная зона), импульсы поступают на третий вход регистра 89 30 сдвига. Регистр 89 сдвига выполняет параллельно-последовательное преобразование информации, которая поступает с первого выхода на четвертый вход 53 элемента И 68 из первой группы элементов И 4, ответственного за формирование импульса генерации.

На каждый период синхроимпульсов происходит запись информации в ДИМ

101.

160 I0 ционного слова в ДИ1 101 повторяется заданное число раз=

После того как все слова информационного блока (страницы) переданы из ОЗУ в устройство и записаны в ДИИ 101, т.е. цикл работы устройства по записи информационного блока завершен, с последнего выхода (n+1) блока 79 оперативной памяти считывается бит конца цикла, который поc".упает на счетный вход счетчика 3 страниц и уменьшает на единицу его содеожимое.

Одновременно этот сигнал поступает через элемент И 96 на третий вход (сброса) счетчика 78 адресов и сбрасывает его в нуль. Цикл работы устройства цо записи информационного блока повторяется.

Если выполнена запись заданного числа страниц и счетчик 3 страниц обнулился, на его выходе 49 вырабатывается сигнал останова, кот -рыл проходит через элемент ИЛИ 82 и сбрасывает триггер 84. На D-вход триггера 95 поступает сигнал низкого уровня, следующим синхроимпульсом f

2 он сбрасывается и сбрасывает триггер 94. В результате прекращается подача синхроимпульсов f от генера1 тора 1 тактовых импульсов.

Флаг завершения операции записи (низкий уровень на прямом выходе триггера 84) заносится в регистр 15 состояния и воспринимается процессором. На этом работа устройства в режиме записи заканчивается.

В режиме чтения устройство работает следующим образом.

Процессор выставляет на адресные входы 18 устройства команду чтения данных, а на вход 19 режима чтениясоответствующий управляющий сигнал.

Первьп дешифратор 6 декодирует команду и формирует на втором 29 выходе управляющий сигнал, устанавливающий в единичное состояние триггер 85.

Этот управляющий сигнал устанавливает также в единичное состояние триггер 94 и разрешает прохождение син-. хроимпульсов Й, . Таким же образом, как и в режиме записи из блока 76 оперативной памяти считывается фазовая диаграмма, а из блока 79 оперативной памяти — временная диаграмма.

Фазовая и временная диаграмма поступают на вторую группу логических элементов И 5, на выходе которой форми5

11 15 руются сигналы управления блоком 101 формирователей функциональных сигналов, происходит также включение блока 103 формирователей вращающегося поля и начинается работа ДИМ 101.

Информация с ДИ11 101 поступает на блок 102 усилителей считывания и с его выхода - на первый вход триггера 88 (сброс производится синхроимпульсом К, поступающим íà R-вход).

Каждый такт бит информации поступает с выхода триггера 88 на второй вход (последовательный) регистра 89 сдвига.

Передача бита данных из,lPK 101 сопровождается выдачей из блока 79 оперативной памяти сигнала, ответственного за формирование строб-импульса. Этот сигнал передается с выхода регистра 80 на элемент ИЛИ-НЕ 81 и с его выхода — на первый вход элемента KTH-HE 81, разрешая прохождение синхроимпульсов на третий вход регистра 89 сдвига. Регистр 89 сдвига выполняет последовательно-параллельное преобразование информации.

После заполнения регистра 89 сдви.га по сигналу с выхода счетчика 2 тактов, поступающему,на четвертый вход буферного регистра 87 чтения, происхоцит передача в него информационного слова, принятого из Д М 101.

Загруженный буферный регистр 8? чтения выставляет сигнал наличия данных, который поступает на вход регистра

15 состояния и записывается в него.

Если процессор, опрашиваний регистр 15 состояния, получает указание, что буферный регистр 87 чтения заполнен, он выполняет передачу информационного слова в ОЗУ ЭВМ. Цикл повторяется до передачи всего информационного блока из ДИ11 101 в ОЗУ.

После чтения первого информационного блока бит конца цикла считывания из блока 79 оперативной памяти и умейьшает на единицу содержимое счетчика 3 страниц. Аналогично выполняется цикл чтения второго информационного блока. Если операция чтения заданного числа страниц выполнена и счетчик 3 страниц обнулился, . сигнал останова, формируемый на его выходе, проходит через элемент ИЛИ 83 и сбрасывает триггер 85. Флаг завер- шения операции (низкий уровень на прямом выходе триггера 85) заносится в регистр 15 состояния и воспринима01160 12 ется процессором. На этом работа устройства в режиме чтения заканчивается. Устройство позволяет выполнять останов — включение упразляющего магнитного поля (старт-стоп) после произвольного числа тактов. Чтобы выполнить останов после первого такта, необходимо бит конца цикла (см. фиг.11) занести в первый адрес блока 79 оперативной памяти и единицу в счетчик 3 страниц, чтобы выполнить останов после второго такта, бит конца цикла соответственно заносится во второй адрес блока 79 оперативной памяти и т.д.

Процессор анализирует считанную информационную последовательность путем сравнения с той, которая была записана. Сведения о результатах испытаний {карта дефектов) может выводиться на дисплей, печатающее устройство или заноситься з банк данных в накопитель на магнитных дисках.

Формула. изобретении

Устройство дня контроля доменной памяти, содержащее генератор тактовых импульсов, счетчик тактов, счетчик страниц и первую группу элементов И, выходы которой являются управляющими выходами первой группы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности изменения параметров сигналоз устройства и повышения достоверности испытаний на надежность доменной памяти, в него введены первый, второй и третий дешифраторы, блок формирования фазовых привязок, блок формирования временной диаграммы, блок формирования данных, мультиплексор, регистр состояния, блок регистров, блок программируемых источников питания, вторую группу элементов И, выходы которой являются управляющими выходами второй группы устройства, выходи программируемых источников питания являются управляющими выходами третьей группы устройства, информационные входы первого и третьего дешифраторов объединены и являются адреснымн входами устройства, первый унразля\ ющий вход первого дешифратора является входом записи устройства и соединен с первым упразлясщим входом

15011 ляется входом чтения устройства, третий управляющий вход первого дешиф5 входу блока формирования данньк, второй вход которого соединен с вторым ð выходом первого дешифратора, третий выход которого подключен к входу синхронизации счетчика страниц, информационные входы которого соединены с информационными входами блока регистров, информационными входами блока формирования фазовых привязок, информационными входами блока форми,рования временной диаграммы, информационными выходами группы блока фор- 20 мирования данных, выходами регистра

55 третьего дешифратора, второй управляющий вход первого дешифратора явратора является первым. входом синхронизации устройства, первый выход нервого дешифратора подключен к первому состояния и являютая информационными входами-выходами устройства, первый, второй, третий и четвертый выходы блока формирования данных соединены с соответствующими информационными входами регистра состояния, четвертый выход первого дешифратора соединен с первым входом генератора тактовых импульсов, второч вход которого является входом начальной установки устройства, третий вход генератора тактовых импульсов соединен с шестым выходом первого дешифратора, пятый выход блока формирования данных соединен с первым управляющим входом второго дешифратора, второй управляющий вход которого является вторым входом синхронизации устройства, первый и второй выходы блока формирования фазовых привязок соединены соответственно с первым и вторым информационными входами второго дешифратора, информационные выходы первой и второй групп блока формирования фазовых привязок соединены соответственно с информационными входами первой и второй групп элементов И, информационные входы второй группы которых соединены соотг ветственно с информационными выходами первой и второй групп блока формирования временной диаграьаы, первый управляющий вход первой группы элементов И и управляющий вход второй группы элементов И соединены соответственно с первым и вторым выходами блока формирования данных, шестой выход которого соединен с

50 бО 14 вторым управляющим входом первой группы элементов И, пятый выход пер. вого дешифратора соединен с первым входом блока формирования фазовых привязок, второй вход которого подключен к выходу генератора тактовых импульсов, шестой выход первого дешифратора соединен с третьим входом блока формирования фазовых привязок, седьмой и восьмой выходы первого дешифратора подключены соответственно к первому и второму входам блока формирования временной диаграммы, третий вход которого соединен с входом начальной установки блока регистров, четвертым входом блока формирования фазовых привязок, третьим входом блока формирования данных, входом установки в исходное состояние устройства, четвертый вход блока формирования данных соединен с первым входом счетчика тактов и подключен к шине нулевого потенциала, девятый выход первого дешифратора соединен с пятым информационным входом регистра состояния, выходы второго дешифратора соединены с соответствующими информационными входамп мультиплексора и являются управляющими выходами четвертой группъ| устройства, первый и второй управляющие входы мультиплексора являются соответственно первым н вторым входами задания рабочей частоты устройства, выход мультиплексора соединен с четвертым входом блоха формирования временной диаграммы, пятым входом блока формирования данных и входом синхронизации счетчика тактов, второй управляющий вход третьего дешифратора является третьим входом синхронизации устройства, выходы третьего дешифратора соединены с входами синхронизации блока регистров, выходы которого подключень: к входам блока программмируемых источников питания, пятый вход блока формирования временной диаграммы подключен к седьмому выходу блока формирования данных, шестой и седьмой входы которого соединены соответственно с первым и вторым выходами блока формирования временной диаграммы, второй выход которого соединен с входом начальной установки счетчика страниц, выход переполнения которого соединен с восьмым входом блока формирования данных, девятый вход которого соеди15

1501160 1 б нен с выхоДом пеРеполнениЯ счетчи-: ка фоРмиРования является входом счис ка.тактов, инФоРмапионныи вход бло- ", танных данных устРойства.

0 0

1501160

1501 !60

Фиг. д

7 6 S 4 Я 2 1 д

Составитель Ю. Сычев

Техред JI.0лийнык Корректор М, Васильева

Редактор М.Недолуженко

Заказ 4878/50

Тираж 558

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101