Ячейка памяти для перестраиваемого регистра сдвига

 

Изобретение относится к области вычислительной техники и может быть использовано при проектировании запоминающих устройств на базе перестраиваемых регистров сдвига. Целью изобретения является расширение области применения ячейки памяти за счет возможности сохранения в ней информации при ее выключении. Для достижения цели в ячейку памяти введен третий элемент И 6, а первый 4 и второй 5 элементы И и элемент ИЛИ 7 соединены так, чтобы блокировать поступление информации на выход ячейки памяти при ее выключении. 2 ил.

СОЮЗ СОВЕТСКИХ сОЦИАлистичесних

РЕСПУБЛИК (бр 4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСК0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4199558/24-.24 (22) 23 ° 02. 8 7 (46) 07. 10.89. Бюп. У 37 (72) П.А.Лебедев (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

Р 432602, кл. G 11 С 19/00, 1974.

Авторское свидетельство СССР

Ф 842966, кл. G 11 С 19/00, 1981. (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ ПЕРЕСТРАИВАЕМОГО РЕГИСТРА СДВИГА (57) Изобретение относится к области

„„SU,» 151 522 A I

2 вычислительной техники и может быть использовано при проектировании запоминающих устройств на базе перестраиваемых регистров сдвига. Целью изобретения является расширение области применения ячейки памяти за счет возможности сохранения в ней информации при ее выключении. Для достижения цели в ячейку памяти введен третий элемент И б, а первый 4 и второй 5 элементы И и элемент ИЛИ 7 соединены так, чтобы блокировать поступление информации на выход ячейки памяти при ее выключении. 2 ил.

3 1513522

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств на базе перестраиваемых регистров сдвига.

Целью изобретения является расширение области применения ячейки памяти за счет возможности сохранения в ней информации при ее выключении. 1О

На фиг. 1 приведена схема ячейки памяти, на фиг. 2 — регистр сдвига из. таких ячеек.

Ячейка памяти содержит последовательно соединенные элементы 1 памяти, 15 первый 2, последний 3 элементы памяти, три элемента И 4-6, элемент ИЛИ

7, инвертор 8. На фиг. 1 показаны также информационные вход 9 и выход 10 ячейки памяти, тактовый вход 11 и вход 12 включения-выключения (управляющий вход) ячейки памяти.

Ячейка памяти работает следующим образом.

На "àêòîâûé вход 11 поступают непрерывно тактовые сигналы Т (сдвигаю- шие импульсы) на вход третьего элемента И 6. При сигнале логической единицы на входе 12 управления, который поступает на другой вхоц элемента И 6, тактовые сигналы Т проходят через элемент И 6 и поступают на управляющие входы последовательно соединенных элементов 1 памяти. Информация, которая хранится в элементах памяти по 35 каждому поступающему такту, передает— ся (сдвигается) из одного элемента памяти в последующий. Сигнал, который ! хранится в последнем элементе 3 памяти го каждому такту передается через элемент И 5 и элемент ИЛИ 7 на выход

10 ячейки памяти. Информационный сигнал, поступающий с входа 9 ячейки памяти по каждому такту записывается в первый элемент 2 памяти последователь- 5 но соединенных элементов 1 памяти и хранится там один такт. Таким образом, поступающий сигнал на вход элемента

2 памяти по каждому такту продвигается к выходу последовательно соединен- 50 ных элементов 1 памяти и далее через элементы И 5, ИЛИ 7 на выход 10 ячейки памяти.

Выходной сигнал ячейки памяти на выходе 10 будет иметь задержку сигнала по отношению к сигналу на входе 9 ячейки памяти на количество тактов, которое определяется количеством последовательно соединенных элементов 1 памяти.

Если на вход 12 управления поступает логический нуль, то он запрещает на элементе И 5 прохождение информационных сигналов, поступающих с входа

9 ячейки памяти через последовательные элементы 2 и 3 памяти. Таким образом, информационные сигналы через элемент И 5 не пройдут на элемент ИЛИ

7 и на выход 10 ячейки памяти. В то же время логический нуль, поступающий на вход 12 управления через инвертор 8 разрешает прохождение информационного сигнала с входа 9 ячейки памяти через первый элемент И 4 и элемент ИЛИ 7 на выход 10 ячейки памяти без задержки на какое-либо число тактов по отношению к входящему сигналу.

Логический нуль, поступающий на вход 12 управления, воздействует на третий элемент И 6 и запрещает прохождение через него тактовых (сдвиговых3 сигналов на управляющие входы последовательно соединенных элементов 1 памяти. Следовательно, информация в элементах 2 и 3 памяти не сдвигается и хранится до тех пор пока на вход 12 управления не поступит сигнал логичесКоН "1 KoTopbIH разрешит прохождение сдвиговых сигналов через элемент И 6 на управляющие входы элементов 2 и 3 памяти. Этим обеспечивается хранение информации в элементах 2 и 3 памяти на время прохождения информационного сигнала с входа 9 ячейки памяти через элементы И 4 и HJIN 7 на выход 10 ячейки памяти.

Для построения управляемого регистра сдвига ячейки памяти должны соединяться последовательно. Такое соединение ячеек памяти показано на фиг.

2. Выход 10 предыдущей ячейки памяти подключается к входу 9 последующей яч ейки п амя ти, При последовательном соединении и таких ячеек памяти получается регистр сдвига с перепрограммируемым числом разрядов. Наиболее удачный вариант регистра сдвига получается при последовательном соединении п ячеек памяти, при котором каждая ячейка памяти содержит 2 последовательно соединенных элементов 1 памяти, где — порядковый номер ячейки памяти от входа регистра. При этом код, поступающий по шинам 12 управления в

10

Формула изобретения

Фаг2

Составитель А,Дерюгин

Редактор Г.Гербер Техред Л.Олийнык Корректор Н. Кор оль

Заказ 6088/52 Тираж 558 Подписное ВНИИПП Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

5 15135 ячейки памяти регистра, определяет разрядность регистра. В этом случае максимальная емкость регистра сдвига будет тогда когда на все п ячеек паУ

5 мяти по шинам 12 управления подается сигнал логической "t". Максимальная емкость N по числу разрядов регистра сдвига будет определяться следующим выражением:

При таком соединении ячеек памяти можно получить регистр сдвига на лю- . 15 бое число разрядов в пределах N, задавая определенные сигналы по входам

12 управления. При этом информация в отключаемых ячейках памяти сохраняется и может быть использована на пос- 2п ледующих этапах перестройки.

Ячейка памяти для перестраиваемого 25 регистра сдвига, содержащего элементы памяти, причем информационный выход каждого элемента памяти, кроме последнего, соединен с информационным входом последующего элемента памяти, первый и второй элементы И, первые входы которых являются соответственно информационным входом и входом включения-выключения ячейки памяти, элемент ИЛИ, первый вход которого соединен с выходом второго элемента И, а выход является информационным выходом ячейки памяти, и инвертор, вход и выход которого соединены соответственно с первым входом второго и вторым входом первого элементов И, о т л и— ч а ющая с я тем, что, с целью расширения области применения ячейки памяти за счет возмОжности сохранения информации в ячейке памяти при ее выключении, в нее введен третий элемент И, первый вход которого является тактовым входом ячейки памяти, второй вход соединен с входом инвертора,а вы.ход с тактовыми входами элементов памяти, информационный вход первого элемента памяти соединен с первым входом первого элемента И, выход которого соединен с вторым входом элемента

ИЛИ, а выход последнего элемента памяти соединен с вторым входом второго элемента И.