Устройство для сопряжения эвм с каналом связи

 

Изобретение относится к вычислительной технике может быть использовано в системах передачи данных. С целью повышения пропускной способности в устройство для сопряжения ЭВМ с каналом связи, содержащее преобразователь последовательного кода в параллельный, делитель частоты, формировательимпульсов, дешифратор синхробайта, счетчик импульсов, два триггера, буферный регистр и шинный формирователь, введены узел контроля, блок прямого доступа к памяти и дешифратор формата. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (19у (И) (su 4 С 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4306257/24-24 (22) 14.09.87 (46) 07.11.89, Бюл. ¹ 41 (71) Ленинградское производственное объединение пассажирского автобусного транспорта № 3 (72) Б.И.Ратнер и Б.С.Цырлин (53) 68 1.325 (088 ° 8) (56) Авторское свидетельство СССР № 1160426, кл . G 06 F 13/ 14, 1984 .

Авторское свидетельство СССР

¹ 1336017, кл. С 06 Р 13/00, 1986. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ

С КАНАЛО((СВЯЗИ

Изобретение относится к вычислительной технике и может быть использовано в системах сбора информации.

Целью изобретения является повышение пропускной способности устройства.

На фиг.1 представлена функциональная схема устройства, на фиг.2 - пример принимаемой кодовой последовательности.

Устройство содержит (фиг. 1) преобразователь 1 последовательного ко-да в параллельный (регистр сдвига), делитель 2 частоты, формирователь 3 импульсов, дешифраторы 4 и 5 формата и синхробайта, узел 6 контроля.по модулю, счетчик 7 импульсов, триггеры 8 и 9, блок 10 прямого доступа к памяти, .выполненный на микросхеме

К580 ВТ 57, буферньй регистр 11 и шинный формирователь 12, линии 13"19 внешних связей устройства.

2 (57) Изобретение относится к вычислительной технике и может быть использовано в системах передачи даннвгх. С целью повышения пропускной способности в устройство для сопряжения ЭВМ с каналом связи, содержащее преобразователь последовательного кода в параллельный, делитель частоты, формирователь импульсов, дешифратор синхробайта, счетчик импульсов, два триггера, буферный регистр и шинный формирователь, введены узел контроля, блок прямого доступа к памяти и дешифратор формата. 2 ил. устройство функционирует следующим образом.

Пусть устройство принимает кодовую последовательность типа (фиг. 2), состоящую иэ синхробайта (0000111 1) и информационных байтов, каждый иэ которых имеет нулевой стартовый бит, два единичных стоповых бита и один бит контроля по нечетности.

Приход первого нулевого бита при- нимаемой кодовой последовательности на вход 13 устройства вызывает появление импульса на выходе формирователя 3, который сбрасывает.в нулевое состояние делитель 2. На выходе делителя 2 формируются импульсы (меандр) с частотой, равной частоте передачи кодовой последовательности.

Таким образом благодаря сбросу в нулевое состояние делителя 2 по спаду входного сигнала, фронт сигнала на выходе делителя 2 приходится пример1520530 но на середину каждого бита принимаемой кодовой последовательности. По этому фронту, информация с входа 13 устройства проталкивается в регистр

1. Как только в последнем окажется записанным код синхробайта, на выходе дешифратора 5 появится сигнал "О", который установит триггер 8 в единичное состояние, разрешив тем самым работу счетчика 7. Одновременно на прямом выходе дешифратора 5 появится сигнал "1", котррый поступит на выход

14 запроса прерывания. Получив этот сигнал, процессор должен подготовить к работе блок 10, записав в него начальный адрес памяти, открытой для прямого доступа и длину вводимого в эту память массива информации, соответствующую принимаемой кодовой последовательности. Сигнал переполнения счетчика 7 формируется в тот момент, когда очередной байт "вытолкнет" из регистра 1 предыдущий байт. Если при этом в очередном бай- 25 те первый бит окажется нулевым (стартовый бит), два последних бита — единичными (стоповые биты), а проверка нечетности, осуществляемая узлом 6, даст положительный результат, то на выходе дешифратора 4 появится сигнал

" 1", который по окончании сигнала переполнения счетчика 7 будет записан в триггер 9, т.е. последний пе-. рейдет в единичное состояние и на его выходе сформирует - сигнал эапро35 са прямого доступа к памяти. Блок 10 по управляющей шине 18 запрашивает разрешение на прямой доступ к памяти и, получив по этой же шине разрешение, транслирует его на выход разрешения, сбрасывая тем самым триггер 9 в нулевое состояние. После этого на адресную шину 17 выставляется адрес записи в память, формируемый блоком

10 (при этом старшие разряды выдаются по входам-выходам данных блока 10

1 и по стробу адреса записываются в регистр 11), и через шинный формирова-, тель 12 на ширину данных 16 выдается

50 байг, имеющийся в регистре 1.

Появление в регистре 1 следующего байта (переполнение счетчика 7) вызывает повторение описанной процедуры, при этом блок 10 модифицирует адрес

55 до тех пор, пока не будет введена в память вся принимаемая кодовая последовательность.

Пусть теперь в очередном байте, поступившем в регистр 1, имеется ошибка: несовпадение стартового или стопового битов с заданными значениями (нулевым и единичным соответственно) или проверка нечетности,осуществляемая узлом 6, даст отрицательный результат. Тогда на выходе дешифратора 4 к моменту появления сигнала переполнения счетчика 7 сохранится сигнал "0" в результате чего в триггере 9 сохранится нулевое состояние, а триггер 8 перейдет в нулевое состояние, вызвав тем самым сброс и блокировку дальнейшего счета счетчика 7. Таким образом будет прервана запись кодовой последовательности в память при обнаружении ошибки хотя бы в одном из ее байтов. После этого обнаружение синхробайта вновь вызывает прерывание и процессор снова инициирует ввод по прямому доступу в память принимаемой кодовой послед оват ел ь нос ти .

Если, например, помехи, имеющие место в канале передачи данных, будут интерпретированы как синхробайт, что, очевидно, инициирует прием "ложной" кодовой последовательности, то как только в этой последовательности будет обнаружена ошибка, ее прием будет прекращен, а настоящий синхробайт независимо от этого инициирует прием настоящей кодовой последовательности, поскольку появление синхробайта в середине правильной кодовой последовательности невозможно.

Формула изобретения

Устройство для сопряжения ЭВМ с каналом связи, содержащее делитель частоты, выходом подключенный к синхровходу преобразователя последовательного кода в параллельный, информационный вход которого соединен с входом формирователя импульса и является входом устройства для подключения к информационному выходу:канала связи, а выход соединен с информационным входом шинного формирователя, выход которого соединен с входом-выходом устройства для подключения к шине данных ЭВИ, дешифратор синхробайта, буферный регистр, два триггера и счетчик импульсов, причем выход формирователя импульсов соединен с входом сброса делителя

152 частоты, отличающее с я . тем, что, с целью повышения пропускной способности устройства, в него введены дешифратор формата, блок прямого доступа к памяти и узел контроля по модулю, причем информационный вход узла контроля по модулю соединен с выходом преобразователя последовательного кода в параллельный и с информационными входами дешифратора формата и синхробайта, синхронизирующие и разрешающие входы которых подключены соответственно к .выходам делителя частоты и узла контроля по модулю, счетный вход делителя частоты является входом устройства для подключения к синхронизирующему выходу канала связи и соединен со счетным входом счетчика импульсов, выходом подключенного к синхровходам первого и второго триггеров, а входом сброса — к выходу первого триггера, входы сброса и установки которого соединены соответственно с входом начальной установки

0530 6 устройства и инверсным выходом дешифратора синхробайта, прямой вход которого является выходом устройства для подключения к входу запроса прерывания ЭВМ, выход дешифратора формата соединен с информационными входами первого и второго триггеров, выход и вход сброса которого соединены соответственно с входом запроса и выходом разрешения блока прямого доступа к памяти, синхронизирующий, адресный и информационный входы-выходы которого соединены с соответствующими входами-выходами устройства для подключения к шинам управления, адреса и данных ЭВИ, информационный вход, синхровход и выход буферного регистра соединены соответ2О ственно с информационным входом-выходом, синхровходом старшего байта адреса и адресным входом-выходом блока прямого доступа к памяти, выход разрешения записи которого соединен с управляющим входом шинного формирователя.

Составитель В.Вертлиб

Редактор В.Бугренкова Техред Л.Сердюкова Корректор В.Гирняк

Заказ 6759/50 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101