Многокоординатное устройство для управления

Авторы патента:

G05B19/18 - числовое управление, т.е. автоматически действующие устройства, в частности станки, например при обеспечении производственно-технических условий, таких как выполнение позиционирования, перемещения или координируемых операций с помощью программируемых данных в числовой форме (G05B 19/418 имеет преимущество)

Изобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков. Цель изобретения - упрощение устройства. Многокоординатное устройство управления содержит датчики перемещений, блок данных, регистр номера координаты, коммутатор аналогового напряжения, цифроаналоговый преобразователь, блок синхронизации, блок связи, содержащий каналы связи по числу управляемых координат, блоки вычисления перемещения, интерфейсный блок. Организация связей между блоками выполнена таким образом, что устройство приобретает новые технические свойства, выражающиеся в повышении точности и скорости слежения за перемещениями подвижных органов станка, упрощении устройства, так как все преобразования сигналов датчиков перемещений в устройстве осуществляются в виде цифровых кодов. 3 з.п. ф-лы, 22 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (1) 4 С 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 42Ь6400/24-24 (22) 22.06.87 (4Ь) 15 ° 11.89. Бюл. Р 42 (72) Г.П.Грикун, В.В.Дорощук и Л.Ф.Кулиш (53) 621.503.55(088.8) (5Ь) Авторское свидетельство СССР

Р 748351, кл. С 05 В 19/18, 1978.

Авторское свидетельство СССР

У 913337, кл. G 05 В 19/18, 1980. (54) МНОГОКООРДИНАТНОЕ УСТРОИСТВО

ДЛЯ УПРАВЛЕНИЯ (57) Изобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков. Цель изобретения вЂ” упрощение устройства. ИногокоординатИзобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков °

Цель изобретения вЂ” упрощение многокоординатного устройства для управления, повышение точности и скорости управления перемещениями исполнительными органами станка.

На фиг. 1 приведена блок-схема многокоординатного устройства для управления; на фиг. 2 вЂ” схема блока синхронизации; на фиг. 3 вЂ” схема делителя частоты блока синхронизации, пример исполнения; на фиг. 4вЂ”

2 ное устройство управления содержит датчики перемещений, блок данных, регистр номера координаты, коммутатор аналогового напряжения, цифроаналоговый преобразователь, блок синхронизации, блок связи, содержащий каналы связи по числу управляемых координат, блоки вычисления перемещения, интерфейсный блок. Органиэация связей между блоками выполнена таким образом, что устройство приобретает новые технические свойства, выражающиеся в повышении точности и скорости слежения за перемещениями подвижных органов станка, упрощении устройства,так как все преобразования датчиков перемещений в устройстве осуществляются в виде цифровых кодов. 3 з.п.ф-лы, 22 ил. временные диаграммы работы блока синхронизации; на фиг. 5 вЂ” схема блока формирования адреса; на фиг.6вЂ” временные диаграммы и форма сигналов на выходе датчика перемещений; на фиг. 7 вЂ” схема блока связи; на фиг. 8 вЂ” блок-схема первого блока вычисления перемещений; на фиг. 9 временные диаграммы преобразования кодов сигналов датчика в код двоичного числа первым блоком вычисления перемещений; на фиг. 10 вЂ” временные диаграммы работы блока задания; на .фиг. 11 вЂ” блок-схема второго блока вычисления перемещений; на фиг.12 временные диаграммы работы второго вычислителя перемещений; на фиг.13вЂ” 1522155 временные диаграммы ввода информации из блока данных в буферный регистр, на фиг. 14 вЂ” блок-схема интерфейса связи устройства; на фиг ° 15 вЂ” блоксхема схемы формирования ответных сигналов синхронизации (СИП); на фиг. 16 вЂ” временные диаграммы ввода данных; на фиг. 17 вЂ” блок-схема блока оперативного управления; на 1О фиг. 18 - временные диаграммы вывода данных о значении величин коэффициентов интегрирования и начального управляющего воздействия в блок опе- . ративного управления; на фиг. 19вЂ” временные диаграммы работы блока оперативного управления в режиме интерполяции; на фиг. 20 вЂ” временные диаграммы работы блока оперативного .управления В режиме слежения за счет внутренней отрицательной связи по положению от датчиков за время между циклами интерполяции управляющего воздействия на фиг. 21 вЂ” схема блока аналоговой памяти, пример исполнения; на фиг. 22 вЂ” схема вычитающего элемента,. пример исполнения.

Устройство содержит блок 1 синхронизации, формирователь 2 адреса, датчик 3 перемещений, блок 4 связи, первый 5 и второй 6 блоки вычисления перемещений, интерфейсный блок

7, блок 8 оперативной памяти, блок 9 данных, цифроаналоговый преобразо-. ватель 10, коммутатор 11 аналогового напряжения, регистр 12 номера коор35 динат и выходные усилители 13.1-13.п.

Блок 1 синхронизации (фиг, 2) образуют задающий генератор 14, делитель 15 частоты, элемент И 16, элементы НЕ .17 и 18. Делитель частоты (на 3) состоит из двоичного счетчика 19 и элемента И 20.

Формирователь 2 адреса (фиг. 5) содержит первый 21 и второй 22 дво- 45 ичные счетчики и дешифратор 23.

Блок 4 связи (фиг. 7) состоит из дешифратора 24 адреса и в каждом канале связи из первого .25 и второго

26 регистров, элементов 27 и 28

50 сравнения, элемента ИЛИ-НЕ 29 и эле ментов И 30-32. Блок 5 (фиг. 8) содержит регистр 33 данных, регистр 34 адреса, элемент 35 сравнения, элемент 36 оперативной памяти„ вычитающий элемент 37, преобразователь 38 кодов, второй сумматор 39, буферный регистр 40, элементы НЕ 41 и 42.

Блок 6 включает (фиг. 11) элемент

43 оперативной памяти, сумматор 44, буферный регистр 45, регистр 46 данных, элемент ИЛИ 47 и передатчик 48 данных. Интерфейсный блок 7 (фиг. 14) образуют приемник 49 данных, первый 50 и второй 51 регистры, селектор 52 адреса, дешифратор 53 адреса, D-триггер 54, элементы И 5557, элемент ИЛИ 58 и блок 59 формирования ответных сигналов, который состоит из (фиг. 15) первого 60, второго 61 и третьего 62 .D-триггеров, элементов И 63 и 64 и элемен тов НЕ 65 и 66.

Блок оперативного управления (фиг. 17) содержит элементы И 67-69, первый 70 и второй 71 регистры адреса регистр 72 следящих координат, регистр 73 адреса интерполяции, первый 74,и второй 75 арифметические элементы (АЛУ), первый 76 и второй

77 регистры данных, элементы 78-80 оперативной памяти (ОЗУ), регистр 81 данных управления приводом, счетчик

82 импульсов, дешифратор 83, элементы НЕ 84-87, элементы ИЛИ 88-89 и элементы И 90-92.

Блок аналоговой памяти содержит операционные усилители 93 и 94, резисторы 95.-100 и емкость 101.

На фиг. 22 приведен пример исполнения вычитающего элемента, который содержит сумматор 102, первый 103 и второй 104 элементы HE.

Устройство работает следующим образом.

Блок 9 при включении питания многоканального устройства анализирует уровни напряжения на своих входах контроля питания. Если напряжение питания устройства в норме, то с выхода "Сброс" по шине "Сброс" распространяется сигнал высокого логического уровня. По этому сигналу в исходное состояние, при котором на информационных выходах вЂ” низкие логические уровни сигналов, устанавливаются счетчики 21, 22, 82, регистры 12, 25, 26, 33, 34, 40, 45, 46, 50, 51, 71, 72, 73, 76, 77и81и

D-триггеры 60 и 61..

После этого блок 9 производит запись нулевых логических уровней сигналов в ячейки элементов 43, 78, 79 и 80 оперативной памяти следующим образом.

На выходе блока 59.формирования ответных сигналов в исходном состоя5 нии сигнал "Разр. Прд" высокого логического уровня, потому что на вхоцах элемента И-HE 64 вЂ” низкие логические уровни сигналов. Приемник 49 при наличии высокого логического

- уровня сигнала на входе (С) разрешения принимает двоичный многоразрядный код адреса, выставленного блоком 9. После установки адреса блок 9 выставляет сигнал синхрониза ции адреса (СИА) на свою шину СИА.

Высокий логический уровень сигнала

СИА свидетельствует о том, что адрес блока 9 данных выставлен на выходах приема (передачи адреса) данных. По положительному фронту сигнала СИА младшие разряды (например, ОР...ЗР) с информационных выходов приемника 49 запомнятся регистром

50. Одновременно селектор 52 по комбинации высоких и низких логических уровней сигналов старших разрядов (например, 6р... 15p) с вторых информационных выходов приемника 49 определяет соответствие принадлежности адреса полю адресов многоканального устройства управления. Если адрес принадлежит этому полю, то на выходе Ан селектора 52 адреса появляется высокий логический уровень сигнала и одновременно разрешается прохождение, транзитом дополни:тельных разрядов адреса (например, 4р и 5р)с первого выхода на соответствующие выходы Ао, А „,, селектора 52. По положительному фронту сигнала СИА логические уровни сигналов с информационных выходов селектора

52 будут эанисаны в регистр 51. При наличии высокого логического уровня сигнала на информационнбм выходе А регистра 51, а следовательно, высоких уровней сигналов на входах разрешения дешифратора 53 адреса появляется высокий логический уровень сигнала, затем блок 9 выставляет сигнал "Ввод" с высоким логическим уровнем сигнала и убирает двоичный код адреса со своих информационных выходов, так как он уже расшифрован селектором 52 адреса и его логические уровни сигналов уже находятся в . регистрах 50 и 51. Таким образом освобождаются выходы приема (передачи адреса) данных блока 9 для приема данных от передатчика 48. Наличие высокого логического сигнала

"Ввод" на первом входе разрешения

6 дешифратора 53 адреса позволяет дешифратору 53 расшифровать дополни" тельные разряды А, А „ <, принятые

5 регистром 51 (например, 4р и 5p) .

При условии, что сигналы Ад, А „, низкого логического уровня, на вы.ходе дешифратора 53 появляется сигнал высокого логического уровня, что свидетельствует о принадлежности выставленного блоком 9 адреса полю адресов элемента 43 оперативной папяти.

Высокий логический уровень сигнала на выходе элемента И 63, возникший в результате поступления на его входы высоких логических уровней сигналов, инвертируется элементом

НЕ 65, поступает íà D-вход D-триггера 60. D-триггеры 60 и 61 находятся к этому моменту в исходном состоянии, при котором на их выходахвЂ” нулевые логические уровни сигналов.

По положительному фронту импульса

25 с выхода элемента ИЛИ 58, возникmего в результате установки сигнала

"Ввод", D-триггер 60 запоминает состояние нулевого логического уровня сигнала, присутствующего на его

D-входе. В результате на инверсном выходе D-триггера 60 устанавливается высокий логический уровень сигнала.

По положительному фронту импульса частоты F 2 на информационном выходе

D-триггера 61 возникает также высокий логический уровень сигнала, по которому D-триггер 60 через S-вход устанавливает на своем инверсном выходе нулевой логический уровень

4 сигнала (фиг. 16) . По следующему положительному фронту импульса частоты F 2 на выходе D-триггера устанавливается низкий логический уровень сигнала. В результате на выходе

D-триггера 61 формируетсяеимпульс, по которому на выходе элемента И 55 устанавливается высокий логический уровень сигнапа. Одновременно высокий логический уровень сигнала присутствует íà D-входе D-триггера 54.

По положительному фронту импульса частоты Р 5 на (прямом) первом выходе D-триггера 54 устанавливается высокий логический уровень сиг55 нала Разр ввода, а на втоРом (инверсном) выходе вЂ” сигнал низкого логического уровня "Разр. изм".

Высокий .логический уровень сигнала

"Разр. ввода на выходе выборки

1522155

45 (Ч} регистра 50 разрешает выдачу двоичного кода числа, обозначающего адрес ячейки элемента оперативной памяти, относящейся к одному из ка5 налов управления многоканального устройства управления (например, первого канала) .Количество разрядов одного двоичного слова, относящегося к одному адресу элемента 43 опе- 10 ративной памяти, равно не менее 8, что: соответствует одному байту передавае- мой информации. С информационных выходов элемента 43 оперативной памяти данные поступают через буферный регистр 45, передатчик 48 по каналу связи к входам передачи (приема данных) адреса (АД) блока 9 дан ных. Благодаря различным логическим

"уровням сигналов "Разр. ввода™ и 20 ., "Разр. изм" с выходов D-триггера 54 обеспечивается поочередная работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной памяти. Таким образом, блок 9 посредством регистра 50 извлекает из указанной ячейки элемента 43 оперативной памяти необходимые для реализации алгоритма работы устройства данные. Данные на выходе элемента 43 30 оперативной памяти вЂ” постоянные с момента выдачи адреса по отрицательному фронту частоты F 2 до отрицательного фронта частоты F 4. Сигнал частоты F 5 имеет высокий логический уровень. Сигнал "Разр. ввода" с выхода D-триггера 54 также имеет высокий логический уровень. В результате на выходе элемента И 63 появляется сигнал "Запись регистра" (Зап. Pr) .

По положительному фронту сигнала

"Зап. Рг™ данные с информационных вькодов элемента 43 оперативной памяти заносятся в буферный регистр

45. Одновременно сигнал "Разр. ввода через элемент ИЛИ 47 по входу R устанавливает и удерживает на информационных выходах регистра 46 низкие логические уровни сигналов. Как только на входе У управления элемента 43 оперативной памяти установится высокий логический уровень сигнала частоты F 2, нулевые логические уровни сигналов с выходов регистра

46 данных записываются в ячейку элемента 43 оперативной памяти вмес55 то ранее находившейся информации.

Таким образом, блок 9 данных,выполняя первоначальное считывание, очищает многоразрядную ячейку элемента

43 оперативной памяти, в которой накапливаются при вычислении перемещений данные по одному иэ каналов управления. Наличие высокого логического сигнала "Ввод", а следовательно, высокого логического уровня сигнала на выходе элемента ИЛИ 58 позволяет через элемент НЕ 66 разблокировать D-триггер 62 по S-входу, из-за которого постепенно íà его инверсном выходе удерживался сигнал нулевого логического уровня. Таким образом, по положительному фронту сигнала ОУ (фиг. 16) с выхода D-триггера 61 в D-триггер 62 записывается нулевой логический уровень сигнала с D-входа. В результате на инверсном выходе D-триггера 62 устанавливается высокий логический уровень ответного сигнала синхронизации (СИП), сигнализнрукнций блоку 9 данных о том, что информация на выходах передатчика стабильна. Наличие сигналов "Разр. ввода" и СИП на входах элемента И 64 вызывает появление сигнала "Разр. Прд" низкого логического уровня, по которому данные измерителя с буферного 45 регистра через передатчик 48 передаются на входы приема-передачи данных-адреса блока 9 данных и принимаются блоком .

9 данных. Приняв сигнал СИП, блок 9 данных снимает высокие логические уровни сигналов со своих выходов

"Ввод" и СИА и заканчивает обмен по данному адресу с одним из каналов измерителя. (например, первым). Так как сигналы СИА и "Ввод" стали низкого логического уровня, то дешифратор 53 прекращает выдачу сигнала высокого логического уровня со своего информационного выхода. На выходе элемента И 55 также устанавливается низкий логический уровень сигнала из-за отсутствия высокого логического сигнала ОУ на входе, который по положительному фронту импульса частоты F 5 запоминается

D-триггером 54 (фиг, 13). В результате сигнал "Разр ° ввода" становится низкого логического уровня, а сиг.нал "Разр. изм" вЂ” высокого логического уровня и запрещается выдача регистру 50 двоичного кода (АрО... ...ApN) на адресные входы элементов

36 и 43 оперативной памяти, но разрешается выдача двоичного кода

Блок 9 данных по этой же подпрограмме начальной установки продолжает установку в исходное состояние, при котором во всех ячейках осуществлена запись нулевых логических уровней сигналов элементов 78-80 оперативной памяти (фиг. 17) блока 8 оперативного управления. Для этого блок

9 выставляет на информационные входы приемника 49 многоразрядный двоичный код адреса (напрнмер, 16-разрядный). Так как сигналы "Раэр. Прд" высокого логического уровня, как и в случае "Ввод данных", то приемник

49 принимает многоразрядный двоичный код адреса со своих входов и транслирует младшие разряды (например, Ор...Зр) к информационным входам регистра 50, сигналы дополнительных разрядов (например, 4р и 5р)к первым информационным. входам селектора 52 адреса и сигналы старших разрядов (например бр... 15р) вЂ” к вторым информационным входам селектора 52 адреса. После установки адреса блок 9 данных выставляет сигнал синхронизации адреса СИА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блоком 9 данных выставлен в канал связи. По положительному фронту сигнала СИА младшие разряды (Ор...3p) с информационных выходов приемника 49 запоминаются регистром 50, а также регистром 71.

Селектор 52 аналогично описанной операции ввода данных от третьего вычислителя 6 расшифровывает старшие разряды адреса (бр.. ° 15р) и выставляет на выходе А„ высокий; логический уровень сигнала по которому через селектор 52разрешается прохождение дополнительных разрядов (4р, 5р) соответственно навыходы А, A„, .

Регистр 51 по положительному фронту сигнала СИА, передаваемому блоком 9 параллельно двоичному коду адреса, запоминает состояния логических уровней информационных входов. Для доступа блока 9 к ячейкам элемента

78 оперативной памяти в такте выдачи адреса (A5 по фиг. 13) 4-й и 5-й разряды должны быть установлены в

"1". Указанные разряды по сигналу

СИА от блока 9 данных записываются в регистр 70. В результате на первом и втором выходах регистра 70 адреса присутствуют высокие логичес-, 15

9 15221

АрО...АрИ на указанные элементы 36 и 43 оперативной памяти регистру 34 адреса. Кроме того,по сигналу высокого логического уровня "Разр.

5 изм разрешается выдача импульсов частоты F 3 и F 4. Из-за отсутствия высокого логического сигнала "Ввод от блока 9 данных D-триггер 62 по

S-входу на своем инверсном выходе устанавливает сигнал низкого логического уровня благодаря наличию логической единицы на выходе элемента НЕ 66. Поэтому снимается высокий логический уровень сигнала

СИП. ак как логический уровень сигнала "Разр.ввода" стал низким, то снимается с выхода элемента И 63 высокий уровень сигнала "Зап. Pr".

Из-за высокого логического уровня 2р сигнала "Разр. Прд" передатчик 48 прекращает выдачу данных в канал.

На этом обмен блока 9 по вводу данных с ячеек элемента 43 оперативной памяти по адресу первого канала заканчивается. Блок 9 данных выставляет адрес для приема данных с ячейки элемента 43 оперативной памяти, соответствующих второму каналу измерителя. Для этого блок 9 данньк

30 в младших разрядах адреса (Ор... Зр), передаваемого 16-разрядным двоичным кодом, вместо двоичного кода нуля "О " (ОООО) вьщает двоичный код "1 " (0001), что соответствует адресу второго канала. Потом снова выставляет сигналы СИА, "Ввод", принимает сигнал СИП и параллельно данные из многоразрядной ячейки второго канала. В элементе 43 оперативной памяти теперь записаны логичес- 40 кие уровни с выходов регистра 46 по адресу второго канала. Этот процесс вЂ” "Ввод данных" вЂ” блок 9 данных повторяет по адресам ячеек всех каналов управления, реализованных в 45 многоканальном устройстве, до тех пор пока не будут занесены нулевые логические уровни сигналов во все ячейки элемента 43 оперативной памяти. После этого блок 9 данных в свой внутренний оперативный регистр процессора записывает нулевые логические уровни сигналов, куда были приняты данные последнего канала многоканального устройства с ячеек эле- 55 мента 43 оперативной памяти, и заканчивает процесс установки ячеек элемента 43 оперативной памяти в исходное состояние.

1522155

55 кие уровни сигналов, свидетельствующие о том, что адресное поле младших разрядов адреса (Ор... Зр) относится к элементу 78 оперативной памяти. Высокий логический уровень сигнала на выходе А регистра 51 разрешает появление высокого логического уровня сигнала на выходе элемента И 56. После выдачи сигнала СИА блок 9 снимает многоразрядный двоичный код адреса со своих выходов адреса-данных, который теперь уже запомнен регистром 51 и регистром 70, а самые младшие разряды (Ор... Зр) регистром 71, регистр 50 сигналом

"Вывод" по входу Ч установлен в, третье состояние. Блок 9 выставляет высокий логический уровень сигнала

"Вывод", по которому элементом

ИЛИ 58, элементом НЕ 65, D-триггерами 60 и 61 вырабатывается (как и в случае описанного процесса ввода данных измерителя) сигнал ОУ (фиг.18) (опрос, устройства) высокого логического уровня, а также элементом НЕ 66 и D-триггером 62 вырабатывается высокий логический уровень ответного

СИП. Сигнал СИП, поступающий на вход приема ответного сигнала блока

9 данных, указывает теперь блоку 9 данных на готовность блока 8 оперативного управления принять данные в элемент 78 оперативной памяти. Наличие высоких логических сигналов на входах элемента И 90 вызывает появление на его выходе сигнала высокого логического уровня. По этому сигналу выходы регистра 71 адреса (фиг. 18) подключаются к адресным входам элементов 78-80 оперативной памяти. По двоичному коду адреса с выхода регистра 7 1 выбира- ются соответствующие ячейки элементов 78-80. Блок 9 данных к этому моменту выставляет по шинам, ранее передавшим адрес, нулевые логические уровни данных, которые запоминаются ячейками элемента 78 оперативной памяти, так как только на входе записи этого элемента присутствует высокий логический уровень сигнала с выхода элемента И 68 (фиг. 17), что бы о определено наличием единиц в дополнительных разрядах адреса (4 р, 5р), а следовательно, на первом и втором информационньк выходах регистра 70. Прием низких логических уровней сигналов данных и запись их в ячейки элементов 78 оперативной памяти соответствуют очищению (исходному состоянию) информации в ячейках укаэанным двоичным кодом адреса с выхода регистра 71 (например, по адресу первого канала управления). После передачи данных блок 9 данных снимает сигналы "Вывод", СИА со своих выходов. На выходах элемента И 57 и элемента ИЛИ 58 устанавливаются низкие логические уровни сигналов. В результате через элемент НЕ 66 на инверсном выходе

D-триггера 62 по S-входу устанавливается логический уровень сигнала, что соответствует снятию сигнала

СИП. Низким логическим уровнем сигнала ОУ устанавливается логический уровень сигнала на выходе элемента

И 90, который по входу выборки выходов (V) запрещает выдачу двоичного кода адреса с информационных выходов регистра 71 переводом их в третье состояние, при котором их выходное сопротивление велико. На этом цикл вывода данных в элемент 78 оперативной памяти по адресу одного из каналов многоканального устройства (например, первого) блок 9 заканчивает н вновь выставляет адрес, соответствующий элементу 78 оперативной памяти следующего (второго) канала управления. После этого блок

9 повторяет установку высоких логических уровней сигналов СИА, "Вывод", далее ожидает, как и в предыдущем цикле, высокого логического сигнала СИП и в итоге выдает низкие,логические уровни сигналов данных, которые запоминаются ячейками, соответствующими в элементе 78 оперативной памяти адресу последующего (второго) канала управления. Далее блок повторяет цикл нулевых логических уровней данных по адресам ячеек элемента 78 оперативной памяти последующих каналов, пока все ячейки элемента 78 оперативной памяти не окажутся заполненньнки низкими логичес.кими уровнями сигналов, что соответствует установке элемента 78 оперативной памяти в исходное состояние.

Блок 9 данных переходит к выводу нулевых логических уровней данных в элементы 79 и 80 оперативной памяти.

Процесс вывода данных полностью совпадает с описанным для элемента 78 оперативной памяти и отличается только адресом, а точнее, наличием

1522155 нулевого логического сигнала в младшем дополнительном разряде (4р) при высоком логическом уровне сигнала в старшем (5р) дополнительном разряS де. В результате по такой комбинации логических сигналов дешифратор 58 адреса на своем выходе не выдает высокий логический уровень сигнала.

Но эти логические уровни сигналов по сигналу СИА от блока 9 данных записываются в регистр 70 адреса.

В результате на первом информационном выходе регистра 70 адреса устанавливается низкий логический уровень сигнала, а на втором информационном выходе вЂ” высокий логический уровень сигнала.. В результате благодаря элементу НЕ 85 разрешается прохождение сигнала высокого логического уровня с выхода элемента И 67 через элемент И 69 вместо элемента

И 68. Поэтому через элемент ИЛИ 89 высокий логический уровень сигнала на входах W элементов 79 и 80 разрешает запись данных с информационных выходов элементов 79 и 80 в ячейки, указываемые тем же вторым регистром

71 адреса, хранящим двоичный код адреса одного из каналов управления при выводе данных из блока 9 (например, первого канала, потом, при повторном выводе данных, второго, третьего и до тех пор,пока не очистятся все ячейки элементов 79 и 80 оперативной памяти последуницих каналов). Так как данные на информационные входы элемента 79 оперативной памяти непосредственно с блока 9 данных не поступают, то очищение 40 ячеек этого элемента происходит благодаря наличию нулевых логических уровней сигналов в ячейках элемента

78 оперативной памяти, а также благодаря работе арифметических элементов 74 и 75 на вычитание из-за присутствия высокого логического уровня сигнала на выходе элемента НЕ 84.

Тогда в ячейках элемента 79 оперативной памяти, в которых сохранились высокие логические уровни, они бу50 .дут скомпенсированы благодаря приходящему сигналу по этому же разряду данных с арифметического элемента с обратным знаком, так как при вычитании двоичного кода на входах А из двоичного кода нуля на входах

В получим число со знаком минус. Ин" формационные выходы регистра 77 на время вывода данных из блока 9 отключены от информационньк входов элемента 80 оперативной памяти изза наличия на входе выборки выходов (Ч) регистра 77 низкого логического уровня сигнала с выхода элемента

НЕ 86, так как в это время на выходе элемента И 90 должен быть высокий логический уровень сигнала. Таким образом, записью нулей в ячейки элементов 79 и 80 оперативной памяти блок 9 заканчивает выполнение подпрограммы установки многоканального устройства в исходное состояние и переходит на программу управления перемещениями.

Прямоугольные импульсы частоты

F 1 с выхода задающего генератора 14 (фиг. 2) поступают на вход делителя

15 частоты. Коэффициент деления делителя 15 частоты (фиг. 3) равен трем. В исходном состоянии уровни логических сигналов выходных разрядов Qi и Q2 двоичного счетчика 19 находятся в нулевом состоянии из-sa наличия обратных связей с выходов счетчика 19 на его входы начальной установки. По каждому отрицательному фронту положительного импульса частоты F 1 (фиг. 4) появляется низкий или высокий уровень логического сигнала на выходе разряда Q1 счетчика 19 ° При изменении уровня логического сигнала на выходе Q1 с высокого на низкий на выходе Q2 двоичного счетчика 19 устанавливается высокий логический уровень сигнала благодаря наличию связи с выхода Q1 на вход

С2. По следующему (третьему) отрицательному фронту положительного импульса частоты F l на выходе ЯI двоичного счетчика 19 должен установиться высокий логический уровень сигнала. Но наличие высокого логического уровня сигнала на выходах

Q2 и Q1 двоичного счетчика 19 позволяет через его входы начальной установки установить снова на выходах

Q1 и Q2 низкие логические уровни сигнала. Далее процесс повторяется.

В результате на выходах Я1 и Q2 счетчика 19 будут две последовательности импульсов. При наличии высоких логических уровней сигналов одновременно на выходе Q2 двоичного счетчика 19 и выходе зада- ницего генератора 14 на выходе элемента И 20 появляется высокий ло15 152 гический уровень сигнала, а при пропадании одного из сигналов вЂ” низкий логический уровень. Так как этот процесс периодически повторяется, то на выходе элемента И 20 формируется последовательность прямоугольных импульсов с частотой F 2, которая по частоте в три раза ниже последовательности импульсов частоты

F 1. Высокий логический уровень сигнала "Разр. изм" на втором входе элемента И 16, который присутствует всегда, когда блок 9 не выводит данные о перемещении с элемента 43 оперативной памяти третьего вычислителя 6, разрешает прохождение импульсных сигналов частоты F 2 с первого входа элемента И 16 на его выход.

Импульсные сигналы на выходе элемента И 16 (последовательность импульсов частоты F 3) всегда равны частоте импульсов Р 2, за исключением того, что могут прерываться на время отсутствия высокого логического уровня сигнала Разр. изм". Последовательность импульсов частоты F 5 получена путем инверсии логических уровней сигнала частоты F 2 элементом НЕ 18.

Прямоугольные импульсы частоты

F 3 поступают на вход формирователя

2 адреса (фиг. 5). В исходном состоянии, при котором на информационных выходах вЂ” низкие логические уровни сигналов, а на выходе Р1 (положительного переноса) вЂ” высокий логический уровень сигнала, двоичные счетчики 21 и 22 устанавливаются по сигналу "Сброс" от блока 9 данных, По ка ндому отрицательному фронту положительного импульса частоты F 3 на выходе 1 двоичного счетчика 21 появляются высокие или низкие уровни логического сигнала. По каждому отрицательному фронту положительного импульса на выходе "1" появляются высокие или низкие уровни логического сигнала на выходе "2" двоичного счетчика 2 1. По каждому отрицательному фронту положительного импульса на выходе "2" появляются высокие или низкие уровни логического сигнала на выходе "3" двоичного счетчика 21. По каждому отрицательному фронту положительного импульса на выходе "3" появляются высокие или низкие уровни логического сигнала на выходе "4" двоичного счетчика 21.

2155 16

В момент, когда на всех выходах двоичного счетчика 21 устанавливаются высокие логические уровни по отрицательному фронту импульса частоты

F 3, на выходе положительного переноса (Р1) двоичного счетчика 21 появляется низкий логический уровень сигнала. По следующему положительному фронту импульса частоты F 3 на всех информационных выходах двоичного 21 счетчика устанавливаются низкие логические уровни логического сигнала, а на выходе положительного переноса (Р1) вЂ” высокий логический уровень.

По каждому отрицательному фронту импульса с выхода положительного пе-. реноса (Р1) счетчика 21 двоичный счетчик 22 на выходе "1" формирует высокий или низкий логический уровень логического сигнала. По каждому отрицательному фронту импульса с

20 ратор кодов каналов управления) представляет собой элемент программируемого запоминающего устройства, преобразующего уровни логических сигналов с выходов двоичных счетчиков 21 и 22 в двоичные коды адресов каналов управления. Двоичный код числа "0" соответствует адресу первого канала управления, двоичный код числа "1" соответствует адресу второго канала управления и так до полного количества каналов (11-1) многоканального устройства управления и плюс один последующий дополнительный двоичный код числа "11"

55 выхода "1" двоичного счетчика 22 на

25 выходе "2" формируется высокий или низкий логический уровень. Далее по отрицательному фронту импульса с выхода "2" появляются высокие или низкие логические уровни сигнала на вы30 ходе. "3" двоичного счетчика 22. По отрицательному фронту импульса с выхода "3" устанавливаются высокие или низкие логические уровни на выходе двоичного счетчика. После прохождения 256 импульсов частоты F 3 на счетный вход двоичного счетчика

21 на информационных выходах двоичных счетчиков 21 и 22 устанавливаются высокие логические уровни. Таким образом получаем на инфорМационных выходах двоичных счетчиков 256 комбинаций высоких или низких логических уровней сигналов.

Дешифратор 23 (дешифратор, гене17

1522155

55 для реализации режима интерполяции в блоке 8 оперативного управления.

Разрядность двоичного кода с выхода программируемой логической матрицы выбирается в соответствии с разрядностью двоичного кода числа "11", используемого для реализации режимаинтерполяции. При малом количестве каналов управления, когда разрядность входного кода на дешифраторе

23 намного больше разрядности выходного кода, программирование необходимо выполнить так, чтобы последующие (избыточные) комбинации входных сигналов повторно последовательно выставляли на выходах двоичные коды чисел, соответствующие адресам каналов управления, пока не будут полностью использованы все 256 комбинаций сигналов с информационных выходов двоичных счетчиков 21 и 22.

Каналы управления, требующие более частого появления .адреса по отношению к остальным каналам управления при их последовательном появлении на выходе дешифратора 23> программируются не последовательно, а периодически повторяются внутри полного цикла изменения двоичных кодов чисел на выходе дсшифратора 23, что соответствует более частому выставлению адреса канала управления. Количество разрядов двоичного числа на выходе дешифратора 23 должно всегда соответствовать количеству информационных входов регистра 50 и регистра 78 устройства управления для совместимости адресов, выставляемых с дешифратора 23 и выдаваемых блоком

9 по каналам управления.

Датчик 3 представляет собой фотоэлектрический измерительный преобразователь. Конструктивно осветитель, конденсатор, индикаторный растр, измерительная растровая решетка, четыре фотоприемника расположены так, что при перемещении измерительной растровой решетки, кинематически связанной с перемещаемым узлом станка, на выходах фотоприемников происходит изменение электрических сигналов во времени, что позволяет осуществлять автоматический подсчет прошедших муаровых полос. Фотоприемники, в свою очередь, конструк. тивно расположены так, что при перемещении измерительной растровой решетки в одном направлении первый сигнал U1, создаваемый первой парой фотоприемников, опережает на чет-" верть периода второй сигнал U2, соэ. даваемый второй парой фотоприемников, а при перемещении в противоположном направлении второй сигнал

U2 опережает первый сигнал U1 на четверть периода. Поэтому знак фазового сдвига между сигналами U1 и

U2 с выходов фотоприемников характеризует направление измеряемого перемещения.

Плавно изменяющиеся (фиг.б) сигналы U1 и U2 с выходов соответственно первой и второй пар фотоприемников усиливаются и преобразуются в прямоугольные сигналы каждый своим усилителем-формирователем, находящимся внутри датчика 3.

В результате на выходах усилителей-формирователей получаем прямоугольные импульсы (фиг. 6) U,и

Каждый высокий или низкий логический уровень импульсной последовательности U>, или Ua соответствует перемещению измерительной растровой решетки датчика на один шаг.

Так как датчик 3 располагается всегда непосредственно на стенке, а устройство числового программного управления, обрабатывающее сигналы

Ua и Ua< датчика на расстоянии

10 м и более, то с целью повышения помехоустойчивости передачи сигналов параллельно сигналам Па, H Uaq формируются дополнительно контрольные сигналы Бц, и Uq имеющие инверсное значение логических уровней по отношению к основным сигналам

По, H Up Для 9ToI сигналы Бр,и Уа пропускают каждый через свой логический элемент НЕ, находящийся в датчике, и полученные сигналы Ua и

U выдают параллельно с сигналами

Бц, и Uq на выходы датчика.

Сигналы 1- а„ U à, Uo< Га, датчика 3 принимаются каналами связи блока 4 связи. В исходное (фиг. 7) состояние, при котором на выходахвЂ” нулевые логические уровни, регистры

25 и 26 каждого канала связи устанавливаются по сигналу "Сброс" при включении питания устройства. По приходу импульса положительной полярности частоты F 1 с выхода блока

1 синхронизации значения ло ических уровней сигналов Ug, Оо, Уо,и 0© запоминаются четырехразрядным регист19

1522155

20 ром 25. В результате на информационных выходах регистра 25 устанавливаются логические уровни сигналов, соответствующие логическим уровням сигналов на информацноннык входах.

Сигнал А с первого информационного выхода регистра 25 сравнивается элементом 27 сравнения со своим дополнительным инверсным сигналом А, ко- 10 торый был принят через третий информационный вход и находится на третьем информационном выходе этого регистра. Аналогично происходит срав-. нение сигнала Б с второго выхода 15 регистра 25 со своим дополнительньм инверсным сигналом Б элементом 28 сравнения. Если сигналы на информационных входах элементов 27 и 28 .сравнения различных логических уров- 20 ней, то на их выходах присутствуют низкие логические уровни сигналов, что сигнализирует о правильном приеме сигналов По, и Ua от датчика 3.

При совпадении логических уровней 25 сигналов на входах одного из элементов 27 и 28 сравнения íà его выходе устанавливается сигнал высокого логического уровня из-за инверсного выхода. Наличие высокого логического уровня на выходе элемента 27 сравнения сигнализирует о существовании 1 .помехи по сигналу Ua, передаваемому с датчика, и его ложное значение учитывать не следует. Поэтому элемент ИЛИ-НЕ 29 анализирует состояние логических уровней сигналов на своих входах. Если на обоих входах элемента ИЛИ-НЕ 29 сигналы низкого логического уровня, то íà его выходе 40 устанавливается сигнал высокого логического уровня, который разрешает прохождение положительного импульса частоты Р 1 через элемент И 32 на вход записи (С) регистра 26. Только после .этого регистр 26 запоминает логические уровни сигналов А и Б, находящиеся на его информационных входах. Появление высокого логического уровня сигнала на выходе одного из элементов 27 и 28 сравнения вызывает появление нулевого логического уровня сигнала на выходе элемента

ИЛИ-НЕ 29, что запрещает прохождение положительного импульса частоты

F 1 через элемент И 32 на вход записи

С регистра 26. Для обеспечения многократной проверки сигналов U,H Uq достоверной записи их в регистр 26 каждого канала необходимо, чтобы

F 1)) F 3. Это соотношение задается делителем 15 частоты блока 1 синхронизации. Частота импульсов F 3 блока синхронизации должна, в свою очередь, быть выбрана изусловия F 4к

"Емакс матч. Nqþ где Fva c, датч час тота выходных (ПО„Ua ) сигналов датчика при максимальной скорости движения перемещаемого объекта на станке; N вЂ” максимальное количество каналов управления (датчиков) в многоканальном устройстве.

Дешифратор .24 расшифровывает двоичные кода адреса координаты, приходящие с выходов формирователя 2 адреса. Если на входе дешифратора

24 находится не дополнительный код, предназначенный для реализации режима интерполяции в блоке 8 оперативного управления, то на одном из выходов дешифратора появляется высокий логический уровень сигнала, соответствующий входному двоичному коду адреса канала управления. Например, если на входе дешнфратора

24 двоичный код числа "О ", Мто соответствует адресу первого канала управления, то на первом выходе дешифратора 24 присутствует высокий логический уровень сигнала. Таким образом, через элементы И 30 и 31 разрешается прохождение высоких логических уровней сигналов с информационных выходов регистра 26. В результате на первом и втором выходах первого канала связи устанавливается комбинация высоких или низких логических уровней сигналов ДОО и Д01, соответствующая коду Грея и обозначающая число о положении датчика первого канала вданный момент считывания. В исходном состоянии, при котором на выходах вЂ” низкие логические уровни сигналов, регистры 33 данных, регистры 34 адреса, буферный регистр установлены блоком 9 данных по сигналу "Сброс". Так как адрес канала управления в формирователе 2 адреса формируется по отрицательному фронту импульса частоты Р Зи управление записью по С-входу в регистр 33 (фиг. 8) также происходит по импульсу частоты F 3, то данные ДОО, ДО1 с выходов в данном примере прн двоичном коде числа "Oy" на входах дешифратора 24 первого канала записываются в этот регистр. По по21

1522155

10 ложительному фронту положительного импульса частоты F 4 двоичный код адреса первого канала управления запоминается регистром 34 адреса, после чего на выходах формирователя

2 адреса появляется двоичный код адреса второго канала. С этого мо-. мента блок 5 вычисления перемещений производит вычисление перемещения измерительной растровой решетки дат чика 3, кинематически связанной с перемещаемым объектом первого канала, за время между предыдущим и настоящим положениями датчика 3 в мо5 менты записи кода в регистр 33 данных (точнее за период записи адреса, например, первого канала в регистр

34 адреса). Положения датчика ДОО, Д01, записываемые в регистр 33 данных, выражены в виде кода Грея. Но дальнейшие вычисления с этим кодом производить неудобно. Поэтому с помощью элемента 35 сравнения производится преобразование кода Грея с информационных выходов регистра 33 данных в обычный двоичный код (с которым работают вычислительные машины). Рассмотрим процесс преобразования кода Грея в двоичный код на примере одного (например, первого) из датчиков 3 (фиг. 9) . По одному из импульсов частоты F 3, который вызывает на выходе формирователя 2 адреса адрес (например, первого) датчика 3, принадлежащего одноименному по номеру каналу, в регистре 33 данных фиксируются последовательно уровни сигналов ДОО, Д01 с периодом появления на входе дешифратора 24 адреса .одного и того же двоичного кода адреса, соответствующего например, первому каналу. Благодаря элементу

35 сравнения, который при различных уровнях сигналов на входах выдает 45 на своем выходе высокий логический уровень сигнала, а при совпадающих уровнях вЂ” низкий, легко получить двоичный код числа о положении датчика rro коду Грея, несущий ту же информацию. В результате на входах

А1, А2 вычитающего элемента 3? появляется двоичный код Х ; положения датчика с периодом появления адреса одного и того же канала, которому принадлежит этот датчик. При наличии высокого логического уровня сигнала "Разр. изм" на входе выборки выходов регистра 34 адреса с его информационных выходов по внутреннему каналу ApO.. ° ApN на адресных входах элемента 36 оперативной памяти устанавливается адрес первого канала. По этому адресу из ячеек элемента 36 оперативной памяти извлекается двоичный код положения датчика в предыдущем цикле вычислений. Так как на входе (V) выборки выходов элемента 36 оперативной памяти вЂ” высокий . логический уровень сигнала, то при наличии низкого логического уровня сигнала по входу записи-считывания (W) двоичный код числа о положении датчика в предыдущем цикле вычислений передается на входы В1, В2 вычитающего элемента 37 с информационных выходов элемента 36. Блок 5 устроек таким образом, что несмотря на то, что элемент 36 оперативной памяти не установлен от блока 9 данных в исходное состояние„ на выходе преобразователя 38 кодов ложный код заменяется двоичным кодом числа "О", что в итоге устраняет помеху в ячейках элемента 36 оперативной памяти.

Рассмотрим работу блока 5 вычисления перемещений по определению пути перемещения датчика за период появления адреса одного и того же канала (например, первого) на информационных выходах регистра 34 адреса.

Вычисление выполняется путем вычитания двоичных кодов чисел предыдущего и настоящего положений датчика.

Процесс вычитания заключается в сложении с дополнительным кодом одного из слагаемых При наличии кодов на входах вычитающего элемента 37 выполняется операция вычитания путем сложения кода числа на входах В1

В2 с дополнительным кодом числа на входах А,, А согласно выражению

- Х„>„ ti = Х(+- ); + Х ; + P, где

Х<,> вЂ” двоичный код положений i ãî датчика, принятый в предыдущем цикле по i-й координате; Х, вЂ” двоичный код положения -го датчика в данный момент времени по i"é коорди-. нате; а Хир, вЂ” величина перемещения подвижного органа датчика; P вЂ” единица переноса.

В результате на выходах вычитающего элемента 37 получают двухразрядный код величины перемещения конкретного датчика 3 за период появления адреса его канала на выходах регистра 34 адреса. Так как частота

1522155 импульсов F 3 с блока 1 синхронизации не ниже величины 4 Р„ „ „,„ Ng„ то значение -QX i > g на выходе вычиI тающего элемента 37 не достигает значения больше единицы даже при максимальной скорости движения подвижного органа станка, кинематически связанного с измерительной растровой решеткой датчика 3. Преобразователь 38 кодов предназначен для оценки результата -ЬХи ц, ; и изменения

его знака. Если значение ЬХu .<; по абсолютной величине меньше или равно единице на входах преобразователя 38 кодов, то преобразователь

38 кодов выставляет значент е hX ups.<; на своих информационных выходах со знаком плюс ° Если значение 6X

ЬХ и и. ; на выходах преобразователя заменяется числом в двоичной форме

"0q". Преобразователь 38 кодов представляет собой элемент постоянной памяти, запрограммированный аналогично описанному. С выхода преобразователя 38 кодов двоичный код величины йХи н. ; поступает на сумматор 44 третьего б вычислителя, где происходит суммирование и накопление в элементе 43 оперативной памяти значений о перемещении каждого датчика в отдельности за множеством циклов

35 опроса. Инверсное значение 6Хн и. ; после элементов НЕ 41 и 42 используется блоком 8 оперативного управления для организации отрицательной обратной связи в режиме следящего управления при отсутствии задания от блока 9 данных на перемещение.

Кроме того, значение Х „,„, ;, прошедшее проверку в преобразователе 38 кодов, используется сумматором 39 для вычисления достоверного

I положения Х . контролируемого в

1. данный момент датчика 3. Сумматор 39 складывает значение Ь Х и и.<; с двоичным кодом, который хранится в элементе 36 оперативной памяти. Длитель- 50 ность сигнала "Сброс" выбирается иэ соотношения

Тсь>Ку 3

55 где Т,q вЂ” длительность сигнала

Сброс" от блока данных;

К вЂ” суммарный коэффициент деления двоичных счетчиков

21 и 22 формирователя 2 адреса;

F 3 вЂ” частота импульсов блока 1 си нхр они з а ции.

Длительность сигнала "Сброс" формируется в блоке 9 элементом HE 104

Из-за большой длительности сигнала

"Сброс" с блока 9 на информационных выходах буферного регистра 40 устанавливаются н удерживаются низкие логические уровни, которые по адресам с выхода регистра 34 адреса последовательно записываются в ячейки элемента 36 оперативной памяти. По окончании сигнала

"Сброс" значения Хц с выхода сумматора запоминаются регистром

40 и записываются как достоверные значения кода положения контролируемого датчика в ячейки элемента

36 оперативкой памяти. Каждому адресу в элементе 36 оперативной памяти соответствует двухразрядная ячейка памяти, что является достаточным для выполнения вычислений.

Значение кода положения датчика 3

Х „на выходе сумматора 39 по отрицательному фронту импульса час-. тоты F 4 запоминается буферным регистром 40. Так как адрес (например, первого канала), удерживается на входах адреса элемента 36 оперативной памяти (фиг. 10), то по высокому логическому уровню импульса частоты F 3 данные о положении датчика с информационных выходов буферного регистра 40 .записываются в ячейку элемента 36 оперативной памяти по адресу первого канала управления. Далее по положительному фронту импульса частоты F 4 с выхода формирователя 2 адреса записывается двоичный код адреса второго канала управления, а по отрицательному фронту F 3 вЂ” данные ДОО, Д01 с блока связи, соответствующие этому адресу, Но по отрицательному фронту импульса частоты F 3 на формирователе 2 адреса появляется адрес третьего канала.

Дешифратор 24 блока 4 связи раз- . решает выдачу данных ДОО, Д01 о положении датчика уже третьему каналу на вход регистра 33 данных блока 5 вычисления перемещений.

Блок S вычисления перемещений повторяет процесс вычисления перемещения по датчику 3 второго канала, 25

1522155

Двоичный код числа дХ„>„ ; о перемещении с выходов преобразовате- 45 ля 38 кодов последовательно от каждого датчика в сопровождении адреса

АрО... ApN передается на входы В сумматора 44 (фиг. 11). При низком логическом уровне сигнала частоты

F 2 на входе (M) управления записьюсчитыванием элемента 43 оперативной памяти по адресу íà его адресных входах устанавливается на входах А сумматора содержимое ячеек. Так как в исходном состоянии в ячейках элемента 43 оперативной памяти записаны нулевые логические уровни сигналов, то на входах А сумматора 44 аналогично третьего, четвертого и последующих каналов, реализованных в многоканальном устройстве. управления,и вновь возвращается к пер5 вому каналу, начиная второй, третий и последующие циклы вычислений °

При установлении низкого логического уровня сигнала Разр.изм". от интерфейсного блока 7 прекращается поступление импульсов частоты

F 3 и F 4 (фиг. 4) от блока 1 синхронизации на формирователь 2 адреса, блок 5. Таким образом, канал связи дешифратором 24 не переключается, записи данных ДОО, Д01 в регистр 33 данных не происходит, запись адреса в регистр 34 адреса не происходит, выходы регистра 34 адреса по входу (Ч) выборки выходов и информационные выходы элемента 36 оперативной памяти по входу (Ч) выборки выходов переводятся в третье состояние, при котором их сопротивление бесконечно велико. Таким образом, вычисления в блоке 5 и в блоке 6 прекращаются. При установлении обратно блоком 7 сигнала "Разр.изм" высокого логического уровня, блоки

5 и 6 вычисления перемещений продолжают свою работу с места прерывания вычислений, так как адрес с выходов формирователя 2 адреса также остался неизменным из-за отсутствия импульсов частоты F 3. Параллельно блоку 5 и блоку 6 вычисления пере-. мещений производит накопление значений Х„ „ь; с выхода преобразо.вателя 38 кодов в ячейках элемента . 43 оперативной памяти синхронно по адресам, выставляемым регистром 34 адреса. Для этого блок 6 выполняет следующие операции. устанавливается двоичный код числа ноль.

В результате сложения двоичного кода числа b,Х „ „.ь; с двоичным кодом ноля на выходе сумматора 44 появляется двоичный код числа ЬХ ч. ;

По отрицательному фронту импульса частоты F 4 двоичный код числа

6Х и.k. записывается в регистр 46 данных. По ближайшему высокому логическому уровню сигнала частоты F 2 двоичный код числа.ЬХ н м. ; с информационных выходов регистра 46 данных записывается в ячейки элемента

43 оперативной памяти по адресу, присутствующему на адресных входах этого же элемента оперативной памяти. Синхронно с импульсом частоты

F 2 по отрицательному фронту импульса частоты F 3 в регистр 33 записываются уже данные следующего (например, второго) канала управления и по положительному фронту импульса частоты F 4 вЂ” адрес второго канала в регистр 34, так как на выходе формирователя 2адреса по предыдущему отрицательному фронту импульса частоты РЗ быя установлен адрес второго канала. Следовательно, блок 5 вычисляет значение ЬХ„ „ ; для второго канала. Так как адрес второго канала присутствует также на адресных входах элемента 43 оперативной памяти, то блок 6 вычисления перемещений производит вычисления по второму каналу аналогично первому.

В ячейках по адресу второго канала элемента 46 оперативной памяти находятся нулевые логические уровни сигналов, которые были записаны во время установки элемента 43 оперативной памяти в исходное состояние.

Поэтому сумматор складывает двоичный код числа дХи ц,с; на входах В с двоичным кодом нуля, установленного на входах А. В результате, как и для первого канала, значение

6Х > .ь; запоминается в регистре 46 по отрицательному фронту импульса частоты F 4 и после этого по положительному уровню сигнала частоты F 2 двоичный код числа DX >q> ; запоминается элементом 43 памяти по адресу второго канала, Аналогично выполняются вычисления для третьего, четвертого и последующих каналов, реализованных в многоканальном устройстве, и начинаются повторно вы27

1522155

25 числения по первому каналу. По адресу первого канала из ячеек эле мента 43 на входах А сумматора 44 устанавливается двоичный код числа

dXu1, y-, которое быпо записано при первом цикле вычислений, а на вхоl дах В сумматора 44 присутствует двоичный код числа dX > g, с выходов

I преобразователя 38 кодов блока 5 вы- 1О числения перемещений. В результате на выходе сумматора 44 получаем двоичный код суммы двух чисел. Двоичный код суммы двух чисел, полученный в результате сложения и несу- 15 щий информацию о перемещении измерительной растровой решетки датчика за предыдущий и настоящий пчклы измерений,-по отрицательному фронту импульса частоты F 4 запоминается 20 регистром 46. По высокому логическому уровню сигнала частоты F 2 двоичный код суммы с регистра 46 записывается в ячейки 43 элемента опе ративной памяти по адресу первого канала. Аналогично происходит второй цикл вычислений по адресу второго, третьего, четвертого и последующих каналов. После этого третий вычислитель начинает третий цикл 30 вычислений с адреса первого канала.

На третьем цикле вычислений складывается двоичный,код суммы двух чисел, записанный в ячейки элемента 43 оперативной памяти на втором цикле вычислений и выставленный при низком уровне сигнала частоты F 2 на входы А сумматора, с двоичным кодом числа ЬХир ; с выходов преобразователя 38 кодов, присутствующим íà g0 входах В сумматора 44. В результате сложения на выходах сумматора 44 получаем двоичный код суммы двух чисел, несущий информацию о перемещении измерительной растровой решетки датчика за три цикла измерения по первому каналу, потом по второму, третьему и последующим каналам. Таким образом, в ячейках элемента 43 оперативной памяти накапливается информация о. перемещении измерительной растровой решетки каждого датчика в отдельности за множество циклов измерений, Цикл блоком 6 прерывается только на время считывания данных, накопленных за множество циклов в ячейках элемента 43 оперативной памяти блока 9 данных, при выполнении операции "Ввод данных" вычислителя перемещений, которую блок 9 данных также выполняет при работе по программе управления приводами после выполнения программы начальной установки устройства в исходное состояние следующим образом.

Пуск программы управления приводами осуществляется от (таймера) внутреннего генератора блоком 9 при прерывании обработки программы от внешних устройств, которые могут, быть подключены к блоку 9. Тактовый генератор должен обеспечить на входе тактового сигнала (CL СЕ) прямоугольные импульсы частотой 10 МГц.

На входе прерывания по таймеру(ЕСТ) импульсные сигналы должны быть периодом больше периода повторения прог1 раммы управления приводами (f ) вЂ” ), Ч

16 входов-выходов (АДО...АД15) совмещены по адресам и данным системной магистрали. Использование одних и тех же выводов для передачи адресов и данных достигается разделением во времени. Для обеспечения такого раздения во времени при передаче адреса с выхода SYNC микросхем выдается сигнал синхронизации адреса (СИА), а при передаче или приеме данных вЂ” соответственно сигнал "Вывод" с выхода DOUT или "Ввод" с выхода DIN микросхемы. С вывода INIT микросхемы выдается сигнал "Сброс" при высоком логическом уровне сигнала на входе ACLO и низком логическом уровне сигнала на входе DCLO микросхемы.. Для микросхемы КИ1801ВМ2 сигнал "Сброс" на выходе ЕДЕТ в точности повторяет форму сигнала на входе DCLO. Поэтому достаточно задавать соответствующую (равную Тс) длительность сигнала Uq при вклю% чении источника питания многоканального устройства управления. Присутствие низкого логического уровня сигнала на входе RPLV микросхемы указывает,что внешнее устройство приняло или выдало данные на входы

АДО... АД15 микросхемы. Начальная область памяти с адресами 0...376 (в восьмиричном коде) зарезервирована под вектора прерываний. В этой области находится вектор 100, который является пусковым адресом для программы управления приводами. При переводе на входе EVNT микросхемы сигнала с высокого логического уров29

1522155

U=K, V + К„(Х,„-Х„„„), где U управляющее напряжение на привод исполнительного органа; заданная скорость движения; заданный путь исполнительного органа; измеренный путь, пройденный исполнитель- " ным органом; коэффициент передачи пропорционального регулятора положения; коэффициент, определяющий долю компенсации путевого рассогласования на постоянной скорости движения.

Хз,n

Хиъи. и

Кд

55 ня на низкий осуществляется пуск программы управления приводами по пусковому адресу 100 . По вектору

24 процессор выполняет программу начальной установки элементов 43, 78-80 оперативной памяти в исходное состояние, при котором в их ячейкахнулевые логические уровни сигналов.

Адресное поле 160000 по 177777 процессора используется внешними устройствами. С этой области адресов выбирается адрес многоканального устройства, принимаемый приемником

49, и селектируется селектором 52 адреса при обращении блока 9 к многоканальному устройству при вводе информации от блока Ь вычисления перемещений и выводе данных в блок 8 оперативного управления. 20

Остальная область адресов (376 ...160000 ) используется в блоке 9 для организации памяти многоканального устройства.

Таким образом, блок 9 данных, 25 окончив программу начальной установки, переходит на выполнение программы управления, которая запускается каждый раз при переводе на входе EVNT сигнала с высокого логического уровня на низкий (например, по отрицательному фронту таймера или от внешнего устройства), по вектору 100, указывающему на пусковой адрес программы.

Управляющее напряжение, подаваемое на регулируемый привод, вычисляется в соответствии с известным знаком управления:

Иначе

4 кс

U = к. (вЂ” ч+х,„-х„,„„)-= п

=KnE, Умножение на коэффициент Кя в устройстве выполняется аналоговым способом путем усиления сигнала в

К„ раз выходныч усилителем 13 (фнг. 21). Блок 9 вычисляет с периодом bT значение управляющего воздействия по каждому каналу

Кс ь вЂ” Vo + X,ppj X и}й Ao)

Кn в начале j-ro интервала аппроксимации, равного дй;, н помещает его в элемент 80 оперативной памяти, как и при описанной операции записи нулевых логических уровней сигналов в эти ячейки, по каждому сигналу отдельно. Чтобы расчитать значение Е блок 9 вводит значение Х м, ; от блока 6. Для этого по программе управления приводом, хранящейся в памяти блока 9, блок 9 выставляет адрес приемнику 49. Так как уровень сигнала "Разр. Прд." высокого логического уровня, то логические уровни сигналов с входов приемника 49 устанавливаются на его информационных выходах. Младшие разряды адреса (Ор... Зр) поступают на информационные входы регистра 50. Дополнительные разряды (4р,5р), приходящие на первые входы селектора 52 при вводе данных Х„1,g,, должны быть (как и для случая установки элемента 43 оперативной памяти в исходное состояние) низкого нулевого уровня.

Логические уровни сигналов старших разрядов (бр.. ° 15р) контролируются адресно селектором и при принадлежности поступившегося адреса многоканальному устройству управление навыходе А селектора 52устанавливается высокий логический уровень сигнала иодновременно разрешается прохождение транзитом дополнительных разрядов адреса (4р, 5p) с первьк входов на соответствующие выходы А,, А„, селектора 52. По положительному фронту сигнала СИА логичес- кие уровни сигналов с информационных выходов адресного 52 селектора записываются в регистр 51, а также

1522155 в регистры 50, 70 и 71 вЂ” логические уровни сигналов с их входов. После

I этого блок 9 снимает двоичный код адреса с своих выходов приема-передачи данных адреса, освобождая их для приема-данных Х ц „,,, и выставляет высокий логический уровень сигнала "Ввод" на выходе "Ввод". Наличие высокого логического сигнала

"Ввод" на первом входе дешифратора

53 адреса позволяет дешифратору расшифровать дополнительные разряды

Ао Ац, принятые регистром 51. При условии, что оба сигнала низкого логического уровня(что свидетельствует о принадлежности выставленного адреса блоком 9 к полю адресов элемента 43 оператнвной памяти третьего 6 вычислителя), на выходе дешифратора 58 адреса появляется сигнал высокого логического уровня.

Кроме того, в блоке 59 формирования ответных сигналов к этому моменту устанавливается сигнал ОУ высокого логического уровня (как при случае начальной установки элемента 43 оперативной памяти) . По положительному фронту импульса частоты Р 5 (фиг. 13) на (прямом) первом выходе D-триггера 54 устанавливается высокий логический уровень сигнала "Разр. ввода", а на втором (инверсном) выходе вЂ” сигнал низкого логического уровня "Разр.изм . Высокий логический уровень сигнала

"Разр. ввода" на входе выборки (V) регистра 50 разрешает выдачу двоичного кода числа, обозначающего адрес ячеек элемента 43 оперативной памяти, относящихся к одному из каналов управления многоканального устройства управления, например первого канала.

Благодаря различным логическим уровням, сигналов "Palp .ввода" и

"Разр. изм" с выходов D-триггера 54 обеспечивается поочередная работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной памяти. Таким образом, по адресу (двоичному коду) с информационных выходов .регистра 50 элемент

43 оперативной памяти выставляет на своих информационньк выходах значение Х > ; для первого канала управления. При наличии высоких логических уровней сигнала "Разр.ввода" и импульса частоты F 5 на выходе

10 t5

55 элемента И 63 появляется высокий уровень сигнала"Зап.Рг . По его положительному фронту код Х и и.<. записывается в буферный регистр 45.

Одновременно сигнал "Разр. ввода через элемент ИЛИ 47 по входу К устанавливает и удерживает на выходе регистра 46 низкие логические уровни.

Как только на входе (И) элемента 43 оперативной памяти установится высокий уровень сигнала частоты F 2, нулевые уровни сигналов с выходов регистра 46 данных записываются в ячейки элемента 43 оперативной памяти.

Ячейки элемента 43 оперативной памяти очищены по адресу первого канала и готовы к накоплению данных

Х ц и до следующего считывания этих данных блоком 9 данньк. По сигналу

"Разр.Прд" с блока 59 формирования ответных сигналов передатчик 48 выдает значение Х „ на информационные входы блока 9. К этому моменту блок 59 ответных сигналов выдает сигнал СИП, а следовательно, блок 9 принимает от передатчика 48 двоичный код Х ц „ ;, после чего снимает сигнал "Ввод" и СИА со своих выводов.

Значение Хц н, блок 9 данных суммирует с ранее введенными данными по этому каналу и полученные значения Хц ц помещает в области памяти, указанной программой управления приводом. Кроме того, в памяти блока 9 данных хранятся данные о скорости (Ч,) перемещения (объекта) привода и величинные перемещения (Х .п), вводимые в память блока 9 данньк от внешнего устройства.

На основании этих данньк блок 9 данных вычисляет значение с О для

rrepaoro канала и записывает это значение управляющего воздействия в ячейки элемента 80 оперативной памяти по адресу первого канала управления, осуществляя операцию

"Ввод ". Операция вывода данных в элемент 80 оперативной памяти полностью соответствует-описанной при выводе нулевых логических уровней сигналов в этих же ячейках для установки элемента 80 оперативной памяти в исходное состояние °

IIo последующим каналам управления вычисление управляющего воздействия Е, производится аналогично и

1522155 значения загружаются в ячейки по адресам своих каналов, ТаК как время прерывания работы блоков 5 и 6 при вводе данных очень

5 мало (фиг. 13) и равно периоду следования импульсов частоты F 2 = F 3=

F 4 = F 5, то остальное время блоки

5 и 6 вычисления перемещений выполняют вычисления. Внутри интервала аппроксимации величина управляющего воздействия вычисляется дополнительно блоком 8 оперативного управления в режиме интерполяции, что позволяет сократить время на вычисление управляющего воздействия по каждой координате и выдаче этих значений в регистр 8 1 данных управления,приводами до десятков микросекунд, что значительно повышает точность управления. Для этого блок 9 данных в блок 8 оперативного управления засылает в элемент 78 оперативной памяти дополнительно коэффициенты интегрирования (К „„;), благодаря чему блок 8 позволяет наращивать на интервале аппроксимации по линейному закону сумму путевой и скоростной составляющих задания перемещения. От этого задания на интервале аппроксимации в блоке 8 вычитается измеренное перемещение Х„ ц. ; выдаваемое блоком 5 вычисления перемещений, и результат заносится обратно в элемент 80 оперативной памяти. вЂ” Кинт

Kc вЂ” пп

t с

- вЂ” (1- j

Kï

Следовательно, внутри интервала аппроксимации величиной аг. ° траектория может аппроксимироваться криволинейными отрезками, если К„ т Ч, а также прямолинейными отрезками, если Кц„ = Ч, . В конце интервала

40 аппроксимации заданное блоком 8 приращение для установки заданного положения исполнительного органа должно стать равным некоторому числу

bXl4NT, вычисленному для этого интервала аппроксимации блоком 9 данных при решении им задачи интерполяции траектории с периодом Ь,с, т.е.

nt + (К„нт-V,) (dtвЂ” к Х интвЂ”

50 К вЂ” вЂ” (Kï откуда

-at

Кс вЂ” ê l(n (1-е )

Кп где К, Определим коэффициент интегрирования, который блок 9 данных рассчитывает и выводит в ячейки элемента

78 оперативной памяти по каждому каналу управления. Учитывая, что вычисления блоком 8 с помощью первого 74 и второго 75 арифметических элементов выполняются с периодом

8 =0,000160 с (т.е. примерно период F 3 практически равен 160 мкс), и следовательно, не влияют на динамические свойства следящего привода, можно считать, наращивание задания на интервале аппроксимации выполняется по закону вЂ” bV(t) + Ь X (t) =K „„,,t, Кс и где Ь Хь(С) вЂ” приращение путевого задания на интервале аппроксимации;

6V(t) вЂ” приращение скоростного задания на интервале аппроксимации;

t вЂ” время, отсчитываемое от начала интервала аппроксимации;

К„„, вЂ” коэффициент интегрирования.

Запишем предыдущее выражение в следующей форме:

Kt (d b X3(t) вЂ” вЂ” вЂ” вЂ” вЂ” v,) + ьх,(t)Кп где V вЂ” начальное значение заданной скорости на интервале аппроксимации.

Решая это дифференциальное уравнение, имеем лХ,(с) = V, ° t + (К„ -V) (tунт Ь X>t

Кс вЂ” ° К (1-й )

Кс п

Кп

fg 15

К О.ц., э

2 где Е вЂ” частота вычисления управ1 ляющего воздействия по отдельной координате; и вЂ” число разрядов арифметического элемента 74 (регистра элемента 79 оперативной памяти) .

Тогда Кинт = 5X„„ö Кз вЂ” 7„ К4

К К где К =, К4=

К а.и.

G.Ч

Блок 9 вычисляет последовательно по каждому каналу, кроме управляюФ щего воздействия Е, и К„щ . Значение K> z блок 9 данных для каждого канала управления (фиг. 18) s отдельности записывает в ячейки элемента 78 оперативной памяти, выполняя цикл Вывод" в точном соответствии с циклом, описанным для записи нулевых логических уровней сигналов в этот же элемент 78 оперативной памяти при установке его в исходное состояние. 40

Блок 9 данных при вводе данных

Х »,<; от блока 6 вычисления перемещений приостанавливает на короткое время работу блоков 5 и 6 сигналами Разр. изм (фиг. 13), запре- 45 щая выдачу блоку 1 синхронизации (фиг. 4) импульсов частоты F 3 и F 4, Так как длительность сигнала ОУ, сформированного D-триггерами 60 и 61 блока 59 формирования ответных сигналов, равна периоду импульсов частоты F 2 (фиг. 16), то сигнал "Разр. .изм" (фиг. 13), формируемый D-триггером 54, запрещает блоку 1 синхронизации (фиг. 4) выдачу всего одного импульса из.последовательности импульсов F 3 и F 4. Период появления импульса "Разр. изм" намного больше постоянные коэффициенты, если интервал аппроксимации ht не изменя10 ется.

С учетом коэффициента передачи вычислителя управляющего воздействия блока оперативного управления периода следования импульсов частоты

F 3 (F 4), так как время вычисления

Ф значений Я и К,„, блоком 9 данных сравнительно велико. Поэтому отсутствие одного импульса частоты F 3 и

F 4 от блока 1 синхронизации не снижает точности измерения, так как после прерывания вычислений блоки

5 и 6 продолжают свою работу(фиг.13) по прерванному циклу, а периоды частот F 3 и F 4 намного меньше (в тысячу раз) полосы пропускания привода, которая в приводах достигает порядка сотни герц, а частота F 3 выше сотни килогерц. Параллельно блокам 5 и 6 . вычисления перемещений приостанавливается кратковременно и блок 8 изза отсутствия импульса частоты F 3 с целью сохранения синхронности работы указанных блоков вычислений и блока 8 оперативного управления.

Блок 8 оперативного управления, приняв данные К„„ в элемент 78 оперативной памяти и управляющего воздействия f o, переходит на интерполяцию и выдачу управляющего воздействия на цифроаналоговый преобразователь 10 последовательно по каждому каналу управления. Как указывалось выше,на выходе формирователя 2 адреса оставлен дополнительный двоичный код числа Nq (специально не реализованного канала управления) для организации режима интерполяции (дешифратор 24 двоичный код числа Ny не расшифровывает). При появлении на выходе формирователя 2 адреса двоичного кода числа Нп дешифратор 83, проконтролировав логические уровни сигналов на своих информационных входах на соответствие числу Ng, выдает на своем выходе сигнал высокого логического уровня.

Так как блок 9 данных к блоку 8 не обращается (занят вычислением новых значений с.о1 и К „„ для следующего канала управления), то на входах элемента И 90 вЂ” сигналы ОУ и "Вывод У" низкого логического уровня.

Поэтому на выходе элемента 90 установлен сигнал также низкого логического уровня. В результате информационные выходы регистра 71 оказываются установленными в третье состояние (при котором их выходное сопротивление велико). Одновременно благодаря элементу НЕ 86 на входе выборки выходов (V) регистра 77 и че37 1 рез элемент И 92, благодаря присутствию высокого логического уровня сигнала с выхода дешифратора 83 на входе выборки выходов (Ч) регистра 7 присутствует сигнал высокого логического уровня. Поэтому информационные выходы регистра 73 выводятся из третьего состояния и оказь|ваются подключенными к адресным входам элементов 78-80 оперативной памяти, а также к адресным входам регистра 12 номера координаты (канала) . Выходы регистра 77 также оказываются подключенными к входам данных элемента 80 оперативной памяти и регистра 81 данных управления приводами.

Так как в исходном состоянии на информационных выходах счетчика 82 импульсов по сигналу "Сброс" были установлены низкие логические уровни сигнала, то по отрицательному фронту импульса F 3 низкие логические уровни запоминаются регистром

73, после чего по низкому логическому уровню сигнала с выхода элемента И 91 на информационных выходах счетчика 82 импульсов устанавливается двоичный код числа

Но так как в регистре 73 до прихода следующего отрицательного фронта импульса частоты F 3 находится двоичный код числа ноль, что соответствует адресу первого канала управления, то в течение периода следования импульсов частоты Р 3 в блоке 8 происходит интерполяция по первому каналу управления. Через элемент

ИЛИ 88 на входе (V) выборки выходов элемента 78 оперативной памяти также устанавливается высокий логический уровень сигнала, что обусловливает вывод его информационных выходов из третьего состояния и подключение их к информационным В-входам арифметических элементов 74 и 75. Через элемент НЕ 87 выходы регистра 72 следящих координат так же, как и в регистре 71, находятся в третьем состоянии и не мешают работать регистру 73.

В результате на информационных выходах элемента 78 оперативного управления выставляется двоичный код числа К«Т первого канала управления. На информационных выходах элемента 80 устанавливается значение начального управляющего воздействия

Я „ первого канала управления. На выходах элемента 79 оперативной памяти

522155 38 находится двоичный код нуля, записанный при установке этого элемента в исходное состояние. Разрядность

3 5 элемента 79 оперативной па тн. Регистра 76 данных и арифметического

74 элемента определяется точностью вычисления управляющего воздействия в пределах диапазона управления приводом. Разрядностью элемента 80 оперативной памяти, регистра 77 данных и арифметического элемента 75 определяется диапазон управления приводом. Благодаря высокому логическому

15 уровню сигнала на выходе дешифратора 83 через элемент HE 84 на входе переноса (P ) арифметического элемента 74 устанавливается низкий логический уровень сигнала. При этом

20 арифметические элементы 74 и 75 выполняют операцию суммирования двоичньк чисел на входах А с двоичными числами на входах В.

Интегральная схема выполнена с применением быстродействующей схемы последовательного переноса.

Таким образом, операция выполняется согласно выражению

30 1 (1 0j + Кинт у

J p где Я;. вЂ” вычисленное значение уп-. равляющего воздействия в

i-м цикле по j-й координате.

Суммарный код управляющего воздействия по положительному фронту импульсов частоты F 3 (фиг. 19) заносится в регистр 76 и регистр 77 данных. По установившемуся высокому логическому уровню сигнала частоты F 3 двоичные коды с выходов регистров 76 и 77 записываются в соответствующие элементы 79 и 80 оперативной памяти.

Погрешность от присутствия сигнала

6X„>

Эту погрешность при необходимости можно легко устранить, пропустив данине Ехи1н Е; через допел тел е элементы И, которые стробируют сигналом с выхода элемента НЕ 84.

Объем (М) счетчика 82 определяется количеством координат управления.

Повторное вычисление (интерполяция) по одному и тому же каналу управления происходчт при наличии одного и того же двоичного кода на выходе счетчика 82. Это происходит тогда, когда

1522155

Т =М Н

Р 3 У где Т вЂ” время между интерполяциями

40 по одному и тому же каналу;

M вЂ” объем счетчика 82 импульсов;

Ы вЂ” максиальное число адресов, выдаваемое формирователем 4

2 адреса с учетом дополнительного двоичного кода для режима интерполяции.

Поэтому при отсутствии импульса интерполяции СИИ с выхода дешифратора 83 и вывода данных KJ> и с 1 блоком 9 данных в элементы 78 и 80 оперативной памяти (т.е. блок 9 еще занят расчетами) блок 8 оперативно55

ro управления организует коррекцию значения управляющего воздействия последовательно по каждому каналу следующим образом. будут осуществлены последовательно вычисления Я; по всем каналам аналогично описанному для первого канала и счетчик снова начнет повторный счет импульсов с выхода элемента И 91.

Если за время изменения .всех комбинаций на выходе счетчика 82 импульсов блок 9 данных не выводит новые значения К„„ и El>, например, по первому каналу управления, то при повторном вычислении к значению Г j полученному при первом цикле вычислений, добавляется еще pas значение

К„„, хранящееся в элементе 78 по адресу первого канала. Если сумма числа, получаемая в арифметическом

74 элементе, превышает разрядность элемента 74, то на его выходе (Р ) переноса появляется единица переноса, 20 которая учитывается арифметическим элементом 75. Получаемые новые значения ;. через регистры 76 и 77 данных снова заносятся в ячейки элементов

79 и 80 по первому каналу адреса. 25

При третьем цикле изменения двоичных кодов на выходе счетчика 82 (если блок 9 данных еще не успевает внести новые данные К„», и Е,. ) имеющееся значение K+„ в элементе 78 оперативной памяти, например, по первому каналу складывается с полученным значением Е 1 на втором цикле изме-. нения двоичных кодов на выходе счетчика 82, Период между интерполяцией по одному и тому же каналу занимает 35 значительное время

При отстутствии сигнала "Вывод" от блока 9 данных на выходе элемента И 90 присутствует низкий логический уровень сигнала, а следовательно,регистр 71 отключен от адресных входов элементов 78-80 оперативной памяти и регистра 12. Из-эа отсутствия высокого логического уровня сигнала СИИ (фиг. 20) на выходе элемента ИЛИ 88 также присутствует низкий логический уровень сигнала. В результате информационные выходы элемента 78 оперативной памяти по входу (V) выборки выходов переводятся в третье состояние, а следовательно, отключаются от входов В арифметических элементов 74 и 75. Благодаря элементу НЕ 87 выходы регистра 72 следящих координат подключаются к адресным входам элементов 78-80 оперативной памяти и регистра, 12 номера координаты. Благодаря элементу И 92 иэ-за низкого логического уровня сигнала на выходе дешифратора 83 на входе (Ч) выборки выходов регистра

73 появляется также низкий логический уровень сигнала. Поэтому выходы регистра 73 устанавливаются в третье состояние. Таким образом, регистры

71 и 73 не мешают в работе регистру

72 следящих координат. Из-за низкого логического сиг"сала на входе элемента НЕ-84 на входе переноса Ро арифметического элемента 74 устанав- ливается логический уровень. Поэтому арифметические элементы 74 и 75 выполняют операцию вычитания. Процесс вычитания заключается в сложении двоичного кода числа на входе А с дополнительным кодом (инверсным значением ь Х .., ) двоичного кода числа на входе В. Двоичный код числа. (адреса), соответствующего каналу управления,по отрицательному фронту импульса частоты F 3 записываетея в регистр 72, причем адрес (двоичный код числа)в регистре 34 адреса и в регистре 72 следящих координат один и тот же. Поэтому иэ значения управляющего воздействия Я;, хранящегося в элементе 80 оперативной памяти, вычитается значение

6 Х >, выдаваемое блоком 5 непосредственно. Так как в режиме интерполяции были записаны значения б с выходов регистра 77 данных в регистр 81 данных управления приводами по сигналу Запись кода (ЗК), а

1522155 42 также параллельно адрес канала, к которому относятся эти данные (фиг.19 и 20), то по двоичному коду числа, обозначающего номер канала передаУ 5 ваемого регистром 12 номера координат, коммутатор 11 аналогового напряжения подключает выход цифроаналогового преобразователя 10 к одноименному номеру канала усилителя 13. 10

Двоичный код числа Ei>, скорректированный укаэанным образом, преобразуется цифроаналоговым преобразователем 10 в напряжение, которое запоминается. Привод при наличии на 15

его входе напряжения вращается, перемещая объект, а также измерительную решетку датчика 3. Так как получаемые в результате данные hX u g.1; о перемещении измерительной решетки датчика 3 вычитаются иэ значений ; хранящихся в ячейках элемента 80, то таким образом, существует отрицательная обратная связь по положению в каждом канале. Если в результате длительного периода То значение Я;. (за счет вычитания аХо„.g ) станет

» равным нулю, (если Ко„т в элементе

78 равно нулю), то привод по данному каналу останавливается и ждет от бло ка 9 нового заданиЯ Конт и Еь1

Благодаря регистру 72описанная опера ция коррекции значений Е,1 выполняется по каждому каналу по адресам от формирователя 2 адреса. Когда блок данных 9 снова введет данные

X„>„ g с блока Ь, то он вычислит но1 и %. вые значения сои и Ко„-, с учетом новых значений скорости (Чд) и положения (Х ), определяемьк управляющей программой. Потом новые значения б, и K„ выдаются в блок 8 оперативной памяти.

Наличие корректирующего режима управления в блоке 8 оперативной памяти позволяет повысить точность выдаваемого на привод управляющего воздействия 8; . Период коррекции по каждому каналу

С периодом Т, блок 5 вычисления перемещений постоянно выдает значение 6 Хо „, ; по каждому каналу управления блоку Ь вычисления перемещений для накопления и выдачи в итоге суммарного значения перемещения

Хи и.у, в блок 9 данных, а также ин20

Ф версное значение h.õö „g. для коррекI ции управляющего воздействия Е;1 в блоке 8 оперативной памяти.

Таким образом, наличие интерполяции внутри циклов при отсутствии заданий Е и К„"„т, а также коррекция значения (E

Формула изобретения

1. Иногокоординатное устройство для управления, содержащее датчики перемещения, блок данньк, регистр номера координаты, вход начальной установки которого соединен с шиной

"Сброс",а выходы вЂ” с адресными входами коммутатора аналогового напряжения, вход которого подключен к выходу цифроаналогового преобразователя, о т л и ч а ю щ е е с я тем, что, с целью упрощения многокоординатного устройства для управления, повышения точности и скорости управления перемещениями исполнительных органов станка, введены блок синхронизации, формирователь адреса, интерфейсный блок, блок связи с датчиками перемещений, первый и второй блоки вычисления перемещений и блок оперативного управления, содержащий шесть элементов И, первый и второй регистры адреса, регистр следящих координат, регистр адреса интерполяции, первый и второй арифметические элементы, три элемента оперативной памяти, первый и второй регистры данных, регистр данных управления приводами, счетчик импульсов, дешифратор, четыре элемента НЕ и два,элемента ИЛИ, первый вход первого элемента И соединен с первым входом блока оперативного управления, второй вход которого соединен с первым входом четвертого элемента И и с вторым входом первого элемента И, выход которого подключен к первым входам второго и третьего элементов

И, второй вход которого через элемент НЕ соединен с выходом первого разряда первого регистра адреса и

1522155

40 с вторым входом второго элемента И, выход которого подключен к входу записи данных первого элемента оперативной памяти, первая и вторая группы информационных выходов которого соединены с первой группой входов соответственно первого и второго арифметических элементов, вторая группа входов которых соединена с информационными выходами соответственно второго и третьего элементов оперативной памяти, а выходы вЂ” с информационными входами соответственно первого и второго регистров данных, выходы регистров данных подключены к информационным входам соответственно второго и третьего элементов оперативной памяти, входы адреса кОтОрых пОдключены к вхОду 20 адреса первого элемента оперативной памяти и к информационным выходам второго регистра адреса, регистра адреса интерполяции, к выходам регистра следящих координат и к первому 25 выходу блока оперативного управления, второй выход которого соединен с Свходами регистра данных управления приводами, со счетным входом счетчика импульсов и с выходом элемента И, первый вход которого соединен с третьим входом блока оперативного управления, второй вход вЂ” с выходом дешифратора, с первым входом шестого элемента И, с первым входом первого элемента ИЛИ и через первый эле- З5 мент НЕ с входом переноса первого арифметического элемента, выход переноса которого подключен к входу переноса второго арифметического элемента, выход второго разряда первого регистра адреса соединен с вторым входом четвертого элемента И, третий вход которого соединен с четвертым входом блока оперативного управления, а выход вЂ” с V-входом вто- 45 рого регистра адреса, с вторым входом первого элемента ИЛИ и через третий элемент НЕ с V-входом второго регистра данных и с вторым входом шестого элемента И, выход которого 50 подключен к V-входу регистра адреса интерполяции, выход первого элемента ИЛИ соединен с V-входом первого элемента оперативной памяти и через четвертый элемент НЕ с V-входом третьего регистра адреса, информационные выходы счетчика импульсов подключены к информационным входам регистра адреса интерполяции, входы кода блока оперативного управления соединены поразрядно с. входами дешифратора и с информационными входами регистра следящих координат, входы сброса счетчика импульсов, второго регистра адреса, регистра адреса интерполяции, регистра следящих координат, первого и второго регистров данных подключены к шине

"Сброс" блока оперативного управления, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к третьему входу блока оперативного управления, а вькодвЂ” к входам управления записью считыванием информации второго и третьего элементов оперативной памяти, кроме того, третий вход блока оперативного управления подключен к Свходам первого и второго регистров данных, регистра адреса интерполяции и регистра следящих координат, вторая группа выходов первого элемента оперативной памяти соединена с пятой группой входов блока оперативного управления, С-входы первого и второго регистров адреса подключены к шестому входу блока оперативного управления, информационные входы первого и второго регистров адреса, а также первого элемента оперативной памяти, регистра данных управления приводами подключены к входам приема данных адреса, регистр данных управления приводами своими информационными входами соединен с информационными выходами второго регистра данных, а информационными выходами вЂ” с третьими выходами блока оперативного управления, при этом выходы датчиков перемещении соединены с информационными входами блока связи с датчиками, вход сброса которого соединен с выходом сброса первого вычислителя, с входами сброса второго и третьего блоков вычисления, с входом сброса блока оперативного управления, с входом сброса регистра номера координаты и формирователя адреса, счетный вход которого подключен к первому выходу блока синхронизации, к третьему входу блока оперативного управления и к первому входу второго блока вычисления перемещений, второй вход которого соединен с первым входом третьего блока вычисления перемеще15

45 15 ний и с вторым выходом блока синхронизации, третий выход которого соединен с входом синхронизации блока связи с датчиками, четвертый выход с первым информационным входом интерфейсного блока, второй информационный вход которого подключен к пятому выходу блока синхронизации, первому входу блока оперативного управления и к второму входу второго блока вычисления перемещения, первый, второй и третий разрешающие входы которого подключены соответственно к первому, второму и третьему разрешающим выходам интерфейсного блока, выход оперативного управления и информационный выход которого соединены с вторым и четвертым входами блока оперативного управления соответственно, первый, и второй разрешающие входы и вход сигнала синхронизации интерфейсного блока подключены к соответствующим выходам управления вычислительного блока, первыи вход управления которого соединен с выходом ответных синхросигналов интерфейсного блока, выход разрешения измерения которого соединен с входом разрешения блока синхронизации и с входом разрешения ввода первого блока вычисления перемещений, второй и третий разрешающие входы которого подключены к первому и второму выходам блока связи с датчиками перемещений соответственно, входы адреса которого соединены поразрядно с выходами формирователя адреса, с входами адреса первого блока вычисления перемещений и блока оперативного управления, третья группа выходов которого подключена к входам цифроаналогового преобразователя.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что интерфейсный блок содержит приемник данных, два регистра, дешифратор адреса, D-триггер, элементы И, элемент ИЛИ, блок формирования ответных сигналов и селектор адреса, информационные выходы которого соединены с входами первого регистра, выходы которого подключены к дешифратору адреса, соединенному выходом с первым входом первого элемента И, второй вход которого соединен с первым выходом блока формирования ответных сигналов и с выходом оперативного управления

22155 46 интерфейсного блока, выход вЂ” с D-входом D-триггера, С-вход которого соединен с первым входом блока форми5 рования ответных сигналов интерфейсного блока, разрешающий выход которого соединен с инверсным выходом

D-триггера, информационные входы второго регистра соединены с первыми выходами приемника и с первыми входами селектора адреса, вторые входы которого подключены к вторым выходам приемника, первая группа входов которого соединена с информационными входами данных адреса интерфейсного блока, вход сброса которого подключен к R-входам первого и второго регистров, вход выборки выходов которого соединен с вторым входом блока формирования ответных сигналов, третий вход которого под" ключен к выходу элемента ИЛИ, первый вход которого подключен к первому входу второго элемента И и к первому разрешающему входу интерфейсного блока, второй разрешающий вход которого подключен к второму входу элемента ИЛИ и к первой группе входов разрешения дешифратора адреса, второй вход которого соединен с выходом третьего элемента И и с четвертым входом формирователя ответных сигналов, пятый вход которого подключен к прямому выходу D-триггера, к первому разрешающему выходу интерфейсного блока и к входу переноса второго. регистра, выходы которого соединены с адресными выходами интерфейсного блока, выход старшего

-разряда первого регистра соединен с вторым входом второго элемента И и с первым входом третьего элемента И, второй вход которого соединен с Свходами первого и второго регистров и с входом синхронизации интерфейсного блока, выход второго элемента

И подключен к выходу координаты,у интерфейсного блока, второй выход блока формирования ответных сигналов подключен к второму разрешающему выходу интерфейсного блока, третий разрешающий выход которого соединен с третьим выходом блока формирования ответных сигналов, четвертый выход которого соединен с выходом ответных синхросигналов интерфейсного блока, а третий выход блока формирования ответных сигналов соединен с входом управления приемника.

152215

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что первый блок вычисления перемещений содержит регистр данн регистр дреса су "атор 5 элемент сравнения, вычитающий элемент, преобразователь кодов, четвертый ипятый элементы НЕ, буферный регистр, элемент оперативной памяти, регистр данных информационными входами под0 ключен соответственно к четвертому и пятому входам второго блока вычисления перемещений С-входом вЂ” к первому входу второго блока вычисления перемещений, а группа выходов соединена соответственно с первым и вторым входами элемента сравнения, регистр адреса группой информационных входов соединен с группой входов ад.реса второго блока вычисления перемещений, С-входом вЂ” с вторым выходом первого блока вычисления перемещений и С-входом буферного регистра, о вход сброса которого соединен с входами сброса регистра данньк первого блока вычисления перемещений и регистра адреса, группа выходов которого подключена к группе адресных входов элемента оперативной памяти и к группе адресньк выходов первого блока вычисления перемещений, третий вход которого подключен к входу выборки выходов регистра адреса и элемента оперативной памяти, группа выходов которого подключена к второй группе входов вычитающего элемента, первый разряд первого инверсного входа которого подключен к выходу элемента сравнения, второй вход которого соединен с вторым раэ40 рядом первого инверсного входа вычитающего элемента, вход переноса вычитающего элемента соединен с шиной высокого логического уровня, преобразователь кодов входами пораз45 рядно подключен к информационньм выходам вычитающего элемента, а выходами - к первым информационным выходам первого блока вычисления перемещений, к первой группе входов сумматора и через элементы HE к втоS 48 рым информационным выходам, вторая группа входов сумматора подключена к группе информационньк выходов элемента оперативной памяти, вход переноса вЂ” к шине низкого логического уровня, а выходы вЂ” к информационным входам буферного регистра, выходы которого поразрядно соединены с информационными входами элемента оперативной памяти, входом записи подключенного к первому входу первого блока вычисления перемещений, второй вход которого соединен с С-входом буферного регистра.

4. Устройство по п. 1, о т л ич а ю щ е е с я тем, что третий вычислитель содержит элемент оперативной памяти, сумматор, регистр данных, буферный регистр, элемент ИЛИ и передатчик данных, выходы которого подключены к информационным выходам второго блока вычисления перемещений, а информационные входы вЂ” к выходам буферного регистра, входы которого соединены с первой группой входов сумматора и с группой выходов элемента оперативной памяти, С-вход буферного регистра соединен с четвертым входом второго блока вычисления перемещений, R-вход вЂ” с входом сброса второго блока вычисления перемещений и с первым входом элемента ИЛИ, второй вход которого подключен к второму входу второго блока вычисления перемещений, а выход вЂ” к

R-входу регистра данных, С-вход которого соединен с первым входом второго блока вычисления перемещений, а выход вЂ” с группой информационньк входов элемента оперативной памяти, группа адресных входов которого подключена к группе адресных входов второго блока вычисления перемещений, группа информационных входов которого соединена с второй группой входов сумматора, выход которого подключен к информационному входу регистра данных, пятый вход третьего измерителя подключен к входу управления передатчика-данных.

1522155

1522!55

1522155

1522155!

522)55

Фиг М

1522!55

1522) 55

1522155

P èã. 19

1522 155

Составитель И.Швец

Редактор А.Orap Техред А,Кравчук Корректор Л.Бескид

Подписное

Заказ 69ЬО/43 Тираж 788

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101

Многокоординатное устройство для управления

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах АСУТП в качестве локального программного контролера

Устройство для программного управления положением объекта // 1520479

Изобретение относится к области числового программного управления и может быть использовано в системах управления координатными перемещениями исполнительных органов станков

Устройство для управления шаговым электроприводом // 1511736

Изобретение относится к вычислительной технике и может применяться в системах программного управления для плавного разгона, замедления и точного останова прецизионного координатного стола станков полуавтоматического монтажа соединений методом накрутки

Устройство для программного управления шпинделем // 1511735

Изобретение относится к автоматике и вычислительной технике и может найти применение в системах ЧПУ станками, в которых требуется управлять скоростью вращения шпинделя, а также поддерживать заданную в программе скорость резания при переменном радиусе обработки

Модуль для программного управления электроприводом // 1509832

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах программного управления электроприводом

Устройство для автоматического разгона и торможения двигателя с программным управлением // 1509830

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении микропрограммируемых контроллеров автоматизированных систем управления технологическими процессами

Устройство для программного управления металлорежущими станками // 1509829

Изобретение относится к автоматическому управлению

Устройство для циклового программного управления // 1508193

Изобретение относится к устройствам автоматизации технологических процессов

Цифровая система программного управления // 1508192

Изобретение относится к автоматическому управлению производственными процессами и может быть использовано в цифровых системах автоматического управления позиционированием различных перемещающихся объектов

Устройство для программного управления захватом автооператора // 1506436

Устройство для ситуационного управления // 2102788

Изобретение относится к автоматизированным системам и системам автоматического управления и может быть использовано при управлении сложными объектами преимущественно с дискретным характером технологического цикла, а также для решения задач распознавания и анализа данных объектов, ситуаций, процессов или явлений произвольной природы, описываемых конечными наборами признаков (симптомов, факторов)

Устройство для ситуационного управления // 2105343

Дискретная микроконтроллерная сеть // 2110827

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами

Модульное устройство для программного управления // 2112269

Изобретение относится к автоматике и вычислительной технике

Устройство циклового программного управления // 2117977

Изобретение относится к станкостроению, к области автоматического управления цикловыми программными системами и может быть использовано для управления технологическим оборудованием, в частности, автоматическими линиями, агрегатными станками и автоматами для механической обработки

Программируемое устройство для логического управления электроприводами и сигнализацией // 2117978

Изобретение относится к устройствам управления и может применяться в системах автоматизации управления технологическими линиями и оборудованием

Мультимикроконтроллерная система // 2120135

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении распределенных систем программного управления, а также подсистем логического управления многоуровневых АСУ

Распределительная система для программного управления // 2122229

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, а также АСУТП

Распределенная система для программного управления // 2133054

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, АСУТП, а также других систем, к которым предъявляются жесткие требования по надежности

Микропроцессорный электропривод // 2141164

Изобретение относится к электротехнике и может быть использовано в системах автоматического управления для регулирования частоты вращения электродвигателя постоянного тока