Устройство для контроля информации

 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам с последовательным доступом повышенного быстродействия. Цель изобретения - повышение быстродействия. Устройство для контроля информации содержит преобразователь 1 кода, блоки 2 обнаружения адреса ошибки и блок 3 формирования типа ошибки. 2 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4336989/24-24 (22) 30.11.87 (46) 15.11.89.Бюл. № 42 (71) Московский энергетический институт (72) И.Н.Андреева и Г.А,Бородин (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1249593, кл. G 11 С 29/11, 1985. (19) (И) (51) 4 G 06 F 11/00, Н 03 М 13/02

2 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам с последовательным доступом повышенного быстродействия. Цель изобретения — повыпение быстродействия, Устройство для контроля информации содержит преобразователь 1 кода, блоки 2 обнаружения адреса ошибки и блок 3 формирования типа ошибки. 2 з.п. ф-лы, 3 ил.

15?2210

Изобретение относится к вычислительной технике, а именно к устройст-, вам для контроля. информации, поступаю . щей в виде блоков в последовательной . форме, например, по каналам связи ,или с внешних запоминающих устройств,, и может быть использовано в запоми нающих устройствах с последователь) HbM доступом для пов ения быстро- 1О действия.

Цель изобретения — повышение быстродействия устройства.

На фиг,l представлена функциональная схема устройства; на фиг.2 — схе- 15 ма преобразователя кода; на фиг. 3 вариант реализации схемы блока обнаружения адреса ошибки.

Устройство для контроля информации (фиг,l) содержит преобразователь 1 20 кода, блоки 2 обнаружения адреса ошибки, блок 3 формирования типа ошибки.

Преобразователь 1 кода (фиг.2) содержит сигнатурный анализатор 4, 25 элементы 5,6 И, элемент 7 ИЛИ,счетчик .8, элемент 9 НЕ, элемент 10 ИЛИ-НЕ.

Блок 2 обнаружения адреса ошибки (фиг.3) содержит сигнатурные анализаторы 11 12 и блок 13 умножения.

Устройство работает следующим образом.

Устройство в данном конкретном примере осуществляет декодирование информации на основе кода, создавае35 могo полиномом P (x) = (x -1 ) (x +

+ x+1)(x"+x+1 ). Длина кода 1155 разрядов, из которых 13 проверочных раэрядов. Код позволяет обнаруживать ад- рес пакетной ошибки длиной б бит.

Преобразователь кодà l осуществляет обработку информации на основе составляющей полинома Р(х) — х " +1, Он содержит 11 триггеров (наибольшая степень х) и сумматор по модулю два для реализации составляющей полинома.

Первый блок 2 обнаружения. адреса ошибки осуществляет деление поступающего информационного многочлена на вторую составляющую полинома Р(х) — х + х+1. В соответствии с ним

+ первый и второй регистры 11, 12 содержат по четыре триггера (наибольшая степень х) и по два сумматора по модулю два (по количеству ненулевых степеней х).

Местоположение сумматора задается степенью у х.

Блок 2 обнаружения адреса ошибки осуществляет деление поступающего информационного многочлена на составляющую полинома Р(x)-х +х+1. Отсюда э три триггера в каждом регистре и два сумматора по модулю два, которые расположены по местам ненулевых х, Выполнение процедуры декодирования начинается с обнуления по соответствующему входу сдвиговых регистров и счетчика 8.

При приеме информации все 1155 разрядов по входу устройства поступают на первый вход преобразователя 1 кода и на соответствующие входы каждого блока 2" (на вторые регистры сдвига-нижние по схеме). На первые регистры блоков 2 информация поступает с соответствующего триггера преобразователя кода. Все регистры работают синхронно, что обеспечивается подачей синхроимпульсов по входу соответствующему устройства.

На первом этапе работы устройства, т.е, на этапе деления информационного многочлена на соответствующие составляющие полинома Р(х)., в регистрах формируются остатки от де- ления. Деление продолжается до тех пор, пока все 1155 разрядов не будут приняты.

Если ошибки в принятом информационном многочлене нет, то после прохождения 1155 тактов содержимое всех регистров нулевое. Это фиксирует элемент 10 ИЛИ-НЕ и блоки 13 умножения (в этом случае на их выходах нули), В этом случае на соответствующем выходе блока 3 ноль "ошибки нет". Внбвь . можно обнулить устройство и подать следующий информационный многочлен.

Если в принятом информационном многочлене имеется ошибка, то после прохождения всех 1155 разрядов содержимое регистров не равно нулю, причем ошибка считается корректируемой только в .том случае, если элемент 10 >

ИЛИ-НЕ вырабатывает сигнал несовпадения с нулем соответствующих триггеров регистра 4, а блоки 13 зафиксируют несовпадение содержимого соответствующих триггеров регистров ll, 12. Сдвиг информации в регистре 4 продолжается до тех пор, пока элемент 10 ИЛИ-HE не зафиксирует нули в соответствующих триггерах регистра

4, тогда в первых триггерах этого регистра 4 будет находится пакет

l0 6 устройства, выходы блоков обнаружения адреса ошибки соединены с соответствующими входами блока формирования типа ошибки, объединены с четвертыми выходами преобразователя кода и являются вторыми выходами устройства, третий и четвертый выходы блока формирования типа ошибки и пятые выходы преобразователя кода является соотI ветственно третьим, четвертым и пятыми выходами устройства.

2. Устройство по п.l, о т л и— ч а ю щ е е с я тем, что преобразователь кода содержит сигнатурный анализатор, элементы И, элемент ИЛИ,счетчик, .элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом элемента

ИЛИ и счетчика, выходы разрядов которого являются четвертыми выходами преобразователя кодов, первые выходы сигнатурного анализатора соединены с соответствующими входами элемента

ИЛИ-НЕ, выход которого соединен с входом элемента HF. и является третьим выходом преобразователя кода, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с первым входом сигнатурного анализатора и является первым выходом преобразователя кода, вторые входы счетчика и регистра сдвига объединены и являются одноименным входом преобразователя кода, третий вход сигнатурного анализатора, первый вход второго элемента И к второй вход первого элемента И являются соответственно первым, четвертым и пятым входами преобразователя кода, второй вход второго элемента И объединен с. третьим входом первого элемента И и является третьим входом преобразователя кода, второй и третьи выходы сигнатурного анализатора являются соответственно вторым и пятыми выходами преобразователя кода, 1. Устройство для контроля информации, содержащее преобразователь кода, первый и второй выходы которого соединены с одноименными входами блоков обнаружения адреса ошибки,третьи и четвертые входы которых объединены соответственно с первым и вторым 40 входами преобразователя кода и являются соответственно информационным и установочным входами устройства, третий вход преобразователя кода явля-. ется входом синхронизации устройства, 45 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устрой-, ства., в него введен блок формирования типа ошибки, первый выход которого соединен с четвертым входом преобразователя кода, третий выход которого соединен с первым входом блока формирования типа ошибки, второй и третий входы которого подключены соответственно к установочному входу и входу синхронизации устройства, второй выход блока формирования типа ошибки соединен с пятым входом преобразова1 теля кода к является первым выходом

5 15222 ошибки, который поступает на выход преобразователя 1 кода и на выход устройства, Сигнал с элемента 10

ИЛИ-НЕ запрещает поступление синхро5 импульсов на все блоки устройства.

Одновременно на выход устройства подается сигнал "Конец коррекции".После получения сигнала совпадения с нулем от элемента 10 ИЛИ-НЕ содержимое счетчика 8 представляет собой остаток от деления номера последнего безошибочного разряда информационного многочлена на 11, т,е. г по модулю il. Это код выдается на выход 15 устройства.

В этот же момент остатки, полученные в регистрах 11 и 12 поступают на блоки 13, на выходах которых получаются коды чисел, представляющих 20 собой остатки от деления номера последнего безошибочного разряда в принятой информации по:модулю 2 -1=15 и

2 -1=7 соответственно. з

Три переданных остатка однозначно, 25 как и в прототипе, определяют места расположения последнего безошибочного разряда, что вместе с данными на пятом выходе преобразователя позволяет начать коррекцию. 30

Формула изобретения

3. Устройство по п.1, о т л и ". ч а ю щ е е с я тем, что блок обнаружения адреса ошибки содержит сигнатурные анализаторы и блок умножения, выходы первого к второго сигнатурных анализаторов соединены соответственно с первыми к вторыми входами блока умножения, выходы которого являются выходами блока обнаружения адреса ошибки, первые и вторые входы сигна8

1522210

Составитель С. .Берестевич

Редактор А„Долинич Техред Л. Сердюкова Корректор Т,Малец

Заказ 6964/46

Тираж 668

Подписное

ВНКШИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óærîðîä, ул. Гагарина,101 турных анализаторов соответственно объединены и являются вторым и четвер-! тым входами блока обнаружения адреса ошибки, третьи входы первого и второго сигнатурных анализаторов являются соответственно первым и третьим входами блока обнаружения адреса ошибки.