Устройство для мажоритарного декодирования

 

Изобретение относится к технике декодирования линейных блоковых кодов и может быть использовано в системах передачи дискретной информации по каналам с шумами, в частности по стандартным телефонным каналам. Цель изобретения - повышение достоверности передаваемой информации путем осуществления мажоритарного декодирования в целом. Устройство для мажоритарного декодирования содержит аналого-цифровой преобразователь 1, блок 2 нормировки, блок 3 оперативной памяти, счетчики 4,5, блок 6 памяти, блок 7 последовательного умножения, накопитель 8, регистр 9 сдвига, блок 10 прерывания, формирователь 11 импульсов, блок 12 управления, блок 13 инверсии адреса. 6 з.п.ф-лы, 7 ил.

СОЮЗ СОБЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) А1 (51)4 Н 03 М 13/02!

I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4293630/24-24 (22) 03.08.87 (46) 23.10.89. Бюл. К 39 (71) Горьковский политехнический институт им. А.А. Жданова (72) Н.С. Новиков, А.В. Семашко, А.И. Туркин, О.В. Овечкина и А.С. Темнов ,(53) 621.325(088 ° 8) (56) Авторское свидетельство СССР ((* 902283, кл. Н 03 M 13/02, 1982.

Авторское свидетельство СССР

У 1372627, кл. Н 03 M 13/02, 1984. (54) УСТРОЙСТВО ДЛЯ МАЖОРИТАРНОГО

ДЕКОДИРОВАНИЯ (57) Изобретение относится к технике декодирования линейных блоковых кодов

2 и может быть использовано в системах передачи дискретной информации по каналам с шумами, в частности по стандартным телефонным каналам. Цель изобретения — повышение достоверности передаваемой информации путем осуществления мажоритарного декодирования в целом. Устройство для мажоритарного декодирования содержит аналого-цифровой преобразователь

1, блок 2 нормировки, блок 3 оперативной памяти, счетчики 4 и 5, блок

6 памяти, блок 7 последовательного умножения, накопитель 8, регистр 9 сдвига, блок 10 прерывания, формирователь 11 импульсов, блок 12 управления, блок 13 инверсии адреса.

6 э.п. ф-лы, 7 ил.

1517137 алгоритм имеет вид

Изобретение относится к технике декодирования линейных блоковых кодов и может быть использовано в системах передачи дискретной информа5 ции по каналам с шумами, в частности по стандартным телефонным каналам.

Цель изобретения — повышение достоверности передаваемой информации путем осуществления мажоритарного декодирования в целом.

На фиг. 1 представлена функциональная схема устройства для мажоритарного декодирования; на фиг.2— функциональная схема блока нормиров-. ки; nG фиг. 3 — функциональная схема блока накопления блока нормировки; на фиг. 4 — функциональная схема блока последовательного умножения; на фиг. 5 — функциональная схема нако- 20 пителя; на фиг ° 6 — функциональная схема блока прерывания; на фиг. 7 функциональная схема блока управления.

Устройство для мажоритарного де- 25 кодирования (фиг. 1) содержит аналого-цифровой преобразователь (АЦП) 1, блок 2 нормировки, блок 3 оперативнои памяти, счетчики 4 и 5, блок 6 r-.sмяти, блок 7 последовательного умно- 30 жения, накопитель 8, регистр..9 сдвига, блок 10 прерывания, формирователь 11 импульсов, блок 12 управления, блок 13 инверсии адреса.

Блок нормировки (фиг. 2) содержит счетчик 14, элемент 15 задержки, элемент 16 памяти, регистры 17 и 18, триггер 19, квадратор 20, накопитель 21, узел 22 извлечения квадратного корня, умножитель 23 . 40 и делитель 24.

Накопитель 21 (фиг. 3) содержит сумматор 25, регистр 26 и группу элементов И 27.

Блок последовательного умножения (фиг. 4) содержит умножитель 28, регистр 29 и группу элементов И 30.

Накопитель 8 (фиг. 5) содержит сумматор 31, регистр 32, группу элементов И 33, элемент ИЛИ 34 и триггер 35.

Блок прерывания (фиг ° 6) содержит триггеры 36-41, элемент ИЛИ 42, элемент НЕ 43 и элементы И 44-46.

Блок управления (фиг. 7) содержит триггеры 47-52, элементы И 53 и 54, элемент 55 задержки.

Устройство для мажоритарного декодирования работает следующим образом.

Предлагаемое устройство для мажоритарного декодирования позволяет обрабатывать не каждый символ кодового слова в отдельности, а весь сигнал, соответствующий кодовому блоку и применять решение о наиболее вероятной (правдоподобной) переданной комбинации, т.е. повышать достоверность переданной информации.

Устройство работает по следукнщему алгоритму:

rJ () х = sign(g$ i = 1,К, 1,, где sign — функция знака, =1, если Х>0;

sign =

-1, если Х < 0, 1й (и ((;) .. (оI

Fd =4 ы 1 е м() где — элементы аналогового ве 5 ктора достаточной статистики где n — длина кодового блока используемого кода, действующего, на выходе полунепрерывного канала связи (на информационном входе устройства мажоритарного декодирования в целом (фиг. 1).

В более компактной записи данный.е; д х,=зЦп(П(=1,К, е = где mli — количество символов, входящих в 1-ое уравнение, для i-ro информационного символа указанной системы;

К вЂ” число информационных символов используемого кода;

А х — решение об i-м информа1 ционном символе.

При построении этого алгоритма сделан переход кодовых векторов из пространства Хэмминга в Евклидово пространство следующим образом: компоненты кодовых векторов и векторов сообщений замены — соответственно нули на единицы (О - 1), а единицы на минус единицы (1- -1).

1517137

- 7 ° (-093) /1 9 5= 095299

4 7.0,5/1,5=0,88;

-Г7.0,5/115=0,88.

-Г7.0,4 /1,5=0,7;

47 0,5/1,5 = 0,88 6 7

Р ассмотрим работу устройства на

Однако если все величины, ) Ф примере линейного (n К) кода Хэм- 1,п существенно меньше или больминга, имеющего длину п = 7, коли- ше единицы, что может быть вызвано, чество и формационных символов К=3 ° 5 например, длинными замир ниями

Код Хэмминга, поступающий на вход канале связи, то это может привести к декодирующего устройства, образуется неправильному декодированию. Дпя с помощью порождающей матрицы G, борьбы с этим эффектом принимае9 мый вектор (необходимо отнормиро1 00 11 01 l0 вать по следующей формуле:

С = О 10 10 11 Я ;

О 01 01 11

5 1 3

Декодирование информации осущест- Для этой цели служит блок 2 вляется путем решения системы прове- 15 нормировки устройства (фиг . 1): рочных уравнений Необходимость нормировки поясня9 Z» ф 9 ется на простом примере (и, K) .кода

К,®ZÄ Z,9Z„ (7, 3) . Пусть передается кодовое >9 s 2- 2юЮв, Хз а® 6 9 слово (11111111 и привятов коловов 9 7 9 Ж7 ° лЖ7 ° 20 слово имеет вид

Уравнение кодирования с учетом -О 9 1 -06 1 1 О 8 1

11 1I 1! 11

9 9 9 9 9 9 9 замены О на "1, "1 на "-1 выглядит следующим образом: Воспользовавшись уравнениями для данного. кода, имеют у(Х)= у(Х) =Г1(Х) . 25 л

1 1 7J=1 Х1= sign(-0,9+1-0,6+0,8) =sign(+0,3) =1; где g = элемент порождающие J

Xi=sign(-О,9-О,48+1) =sign(+0,62) =1; матрицы G; X) =s ign (-О, 6-0, 9+О, 8+1) =s ign(+0, 3) =1.

Z — вектор принимаемого кодового слова.

Декодирование происходит верно.

Для рассматриваемого кода проце- 30 Однако, Уменьшив длину принятого дура вынесения решения в предлагаекодового вектора в два раза, полумом устройстве принимает следующий чают следующии результат. вид:

Кодовый вектор принимает вид

Х, — вign((, + P +$ (+(P ), 09459 095 ° 093:09 5:09 59 094: 09 5 } °

Тогда решения об информационных символах представляются следующим образом

Л

x < = s ign(-О,45+0, 25+(-О, 15) +О, 2) =s ign(20, 5) =-1; л х = s ign(0,5-0, 225-0, 12+0, 25) =s ign(+0,4) =1;

x> = sign(20,3-О,225+0,2+0,25) =sign(-0,075) =-1.

В процессе декодирования проис-, принятый кодовый вектор в соответходит ошибка. 1 ствии с алгоритмом

Чтобы декодирование происходило правильно, необходимо отнормировать

17, = 1о Ц pp = .17 ° (-0,45)/ 0,45t0,5t0,3+0.5t0,5t0,4+0,5=-0,791

1 . j

Ц = 1 7. О, 5/1, 5=0, 88;

1517137 а решения от информационных символах получаются следующими:

Таким образом, отнормированный кодовый вектор имеет вид (-0,79; 0,88; -0,829; 0,88; 0,7; 0,88), ° Л х< =sign(-0,79+0,88 ° 0,88-0,529 0,88+0,7 ° 0,88)=sign(+1,134)=1;

Л х =sign(0,88-43,79» 0,88-0,529 0,7+0,88 0,88) =sign(+0,5892) =1;

Л х > =s ign(-0, 529-0, 79 ° О, 88+0, следует считать установление всех их разрядов и единицы. Число разрядов регистра 9 выбирается равным К.

Коэффициент пересчета счетчика 4 должен быть не меньше суммы количества элементов, входящих в оценочные уравнения, используемые для данного кода, т.е.

М р,7 m, )» где р — коэффициент пересчета второго счетчика 5;

m < — число символов, входящих в одно произведение оценочного уравнения, используемого для данного кода.

Объем блока 6 должен быть не меньЭтот же потенциал с первого выхода блока 10 прерывания поступает на первый вход блока 13 инверсии

55 адреса изменяя состояние его выУ хода на противоположное. Одновременно на третьем выходе блока 10 прерывания формируется импульс, который поступает на вход установки

Как видно из примера, декодирование после нормировки принятого кодового. вектора происходит верно.

Компоненты аналогового вектора достаточной статистики =(Ц =1, и

5 представляющие собой результат оптимальной посимвольной обработки сигнала в приемнике, поступают на вход АЦП 1 с выхода которого код каждого символа ;, j = 1,п в порядке их следования поступает в блок 2 нормировки. Поскольку для проведения операции нормирования необходимо знание всех компонент вектора, то на выходах блока 2 нормировки двоичный код z oro qgnqpмированного вектора (p; появляется с задержкой на п тактов и записывается в блок 3 оперативной памяти. Запись производится через информационные входы блока 3 в ячейку с адресом, сформированным на выходах первого счетчика 5.

Коэффициент пересчета счетчика 5 должен быть больше или равен п, Начальным состоянием счетчиков -» н 5 р х (j1о8 и) + 3) ячеек, где квадратными скобками . обозначена операция нахождения ближайшего

88 ° О, 7+О, 88 ° О, 88) =s ign(+О, 0318) =1, большего целого числа от выражения, стоящего внутри квадратных скобок.

Объем блока 3 оперативной памяти должен, быть не меньше 2п ячеек, каж15 дая из которых состоит из 1 разрядов, . где 1 — разрядность АЦП 1. При этом условно объем блока 3 оперативной памяти может быть разделен на два куба памяти по и ячеек в каждом. В одном из кубов памяти блока 3 оперативной памяти хранятся двоичные коды символов декодируемого кодовоГо слова, а в другой куб памяти осуществля25 ется запись двоичных кодов символов очередного кодового слова, поступающего из канала связи. Разрешение доступа к тому или иному кубу памяти осуществляется блоком 13 инверсии адреса.

Текущее состояние блока 13 инверсии адреса определяет номер куба памяти блока 3 (первый или второй), к которому разрешен доступ в текущий момент времени. При этом в процессе

35 декодирования доступ разрешен к одному из кубов памяти, а в процессе приема элемента очередного (принимаемого) слова — к другому.

Рассмотрим цикл работы устройства

40 с момента окончания приема очередного кодового слова в один из кубов памяти блока 3 оперативной памяти.

Импульс, поступающий с второго синхровхода устройства (от системы цикловой синхронизации), поступает на второй вход блока 10 прерывания, После этого на первом выходе блока

10 прерывания устанавливается потенциал, запрещающий работу счетчика 5 и разрешающий работу блока 6.

1517137

45

55 в начальное состояние счетчика 5

1 и все его разряды устанавливаются в единичное состояние. Этот же импульс с третьего выхода блока 10 прерывания поступает на второй вход блока

13 инверсии адреса, изменяя его состояние на противоположное. В результате в блоке 13 инверсии адреса выполняются две операции инверсии и на его выходе устанавливается потенциал, разрешающий доступ к тому кубу памяти блока Э оперативной памяти, в который было записано принятое кодовое слово (подлежащее декодиро- 15 ванию), Блок 7 последовательного умножения и накопитель 8 устанавливаются в начальное состояние и все разряды счетчика 4 устанавливаются в начальное состояние при окончании декодирования предыдущего кодового слова.

Тактовый импульс поступает с третьего синхровхода устройства (от местного тактового генератора посту- 25 пает на третий вход блока 10 прерывания, в резУльтате чего на его четвертом импульсном выходе формируется импульс, который поступает на синхровход блока 12 и на вход счетчика 4, увеличивая его состояние на единицу (в данном случае все разряды счетчика 4 устанавливаются в нулевое состояние) . Это состояние счетчика 4 поступает на адресные входы блока 6 и на его адресных выходах появляется код адреса элемента кодового слова, хранящегося в блоке 3 оперативной памяти, который является первым элементом пер40 вого произведения оценочного уравнения для первого информационного символа.

С этого момента начинается выполнение программь1 декодирования, хранящейся в блоке 6. Значение символа, считанное из блока 3 оперативной памяти, поступает на вход блока 7 последовательного умножения в ко- тором осуществляется последовательное умножение элементов, входящих в решаемое в данный момент произведение. Выполнение операции последовательного перемножения в блоке 7 последовательного умножения синхронизирустся импульсами, поступающими с первого выхода блока 12 на второй вход блока 7 последовательного умножения, С приходом очередного импульса с третьего синхровхода устройства на третий вход блока 10 прерывания на его четвертом выходе формируется импульс, поступающий на третий вход блока 12, в котором формируются сигналы, синхронизирующие работу блока 7, накопителя 8 и регистра 9.

Этот же импульс с четвертого выхода блока 10 прерывания поступает на вход счетчика 4, увеличивая его состояние на единицу, В результате на адресных выходах блока 6 формируется код адреса ячейки блока Э оперативной памяти, в которой хранится символ декодируемого кодового слова, входящий в решаемое в данный тактовый момент времени произведение блоком 7, когда все символы декодирующего кодового слова, входящие в решаемое произведение (в данном случае первое), будут перемножены. Одновременно с адресом последнего символа, входящего в первое произведение данного оценочного уравнения, на

It выходе Окончание умножения" блока 6 появляется сигнал "Окончание умножения", который поступает на аналогичный вход блока 12.

В результате на третьем выходе блока

12 формируется потенциал поступаю) щий на третий вход накопителя 8 и разрешающий прием в накопитель 8 результата последовательного перемножения, сформированного в блоке 7, а на втором выходе блока 12 формируется потенциал, поступающий на третий вход блока 7, подготавливающий его к выполнению очередной процедуры последовательного умножения.

Когда в устройстве осуществляется вычисление всех произведений, входящих в решаемое оценочное уравнение, одновременно с формированием кода адреса элемента кодового слова, входящего последним в последнее произведение оценочного уравнения, на соответствующем выходе блока 6 формируется сигнал, свидетельствующий об окончании выполнения операции умножения, а на третьем

его выходе формируется сигнал, свидетельствующий о том, что все оценоч-. ное уравнение для данного (в данном случае первого) информационногп символа решено. Этот потенциал поступает на второй вход блока 12. В результате, после выполнения и ле 1едней операции сложения, в накоп11т,TIt Я

7137

11 151 на пятом выходе блока 12 формируется импульс, который поступает на вход регистра 9, и результат оценки декодируемого информационного символа (знак суммы произведений символов, входящих в оценочное уравнение для данного информационного символа) записывается в младпшй разряд регистра 9 (в регйстре 9 осуществляется сдвиг информац п на один разряд).

Далее устройство переходит к решению очередного оценочного уравнения.

Если в кодовом слове происходит неисправимая ошибка (абсолютное значение оценочного уравнения равно нулю, т.е. невозможно определить знак оценочного уравнения), то на втором выходе накопителя 8 появляется сигнал, который поступает на третий выход устройства и свидетельствует о пеисправимой ошибке, произошедшей в кодовом слове. Этот сигнал будет оставаться неизменным до окончания декодирования данного кодового слова. В последнем такте программы, когда на адресных шинах блока 6 будет сформирован код адреса последнего информационного символа, входящего в последнее произведение решаемого в данный момент последнего оценочного уравнения, на соответствующем выходе блока 6 формируется сигнал окончания декодирования, который поступает на четвертый вход блока 10 прерывания, свидетельствуя об окончании процесса декодирования данного кодового слова, и на вход установки в начальное состояние счетчика 4, устанавливая все его разряды в начальное состояние.

Сигнал "Окончание декодирования" через блок 10 прерывания поступает на соответствующий вход накопителя

8. В результате действия этого сигнала происходит сброс сигнала о неисправимой ошибке на соответствующем выходе накопителя 8, если этот сигнал установлен в процессе декодирования. В этот момент в регистр 9 оказываются принятыми результаты решения всех оценочных уравнений, Рассмотрим процесс записи в блоке

3 оперативной памяти кодовых слов, поступающих из канала связи. Поскольку элементы кодовых слов поступают из канала связи непрерывно, а процесс декодирования, в силу своего последовательного характера, как

55 правило, не может быть выполнен в течение одного периода импульсов системы тактовой синхронизации, то импульсы кодового слова, поступающего нз канала связи через АЦП 1 и блок 2 нормировки, записываются в блок 3 оперативной памяти во время декодирования предыдущего кодового слова.

Емкость блока 3 оперативной памяти может быть условно разделена на два куба памяти, доступ к которым определяется состоянием выхода блока 13 инверсии адреса. При этом в процессе декодирования разрешен доступ к одl ному кубу памяти, а в процессе sanucu элемента кодового слова с выхода блока 2 нормировки устройства к другому кубу памяти блока 3 оперативной памяти. Импульс от системы тактовой синхронизации поступает на первый вход блока 10 прерывания.

Появление этого импульса свидетельствует о том, что на выходе блока 2 нормировки сформирован очередной отнормированный элемент принимаемо"

ro кодового слова. Появление импульса на первом входе блока 10 прерывания переводит его в режим ожидания окончания текущего такта декодирования. С приходом очередного тактового импульса на первый вход блока 10 прерывания (текущий такт выполнения программы декодирования окончен) он переходит в режим прерывания. При этом на его первом выходе формируется потенциал, запрещающий работу блока 6 и разрешающий работу счетчика 5. Кроме того, этот же потенциал поступает на вход блока 13 инверсии адреса и изменяет состояние его выхода на противоположное, инвертируя тем самым состояние старшего адресного входа блока

3 оперативной памяти и разрешая доступ к другому кубу памяти блока 3 оперативной памяти.

При таком состоянии первого выхода блока 10 прерывания все младшие адресные входы блока 3 оперативной памяти) оказываются подключенными к выходам счетчика 5. Одновременно с изменением потенциала на первом выходе блока 10 прерывания на его четвертом выходе импульс не формируется, а на втором выходе блока 10 прерывания формируется импульс, который поступает на вход счетчика 5 и изменяет его состоя13

1517137

15

25

35

45

55 ние на единицу. Этот же импульс поступает на вход формирователя 1! импульса и через время, необходимое для подготовки блока 3 оперативной памяти к приему информации, на выходе формирователя 11 появляется импульс, поступающий на соответствующий вход блока 3 оперативной памяти. В результате значение элемента принимаемого кодового слова, поступившее на вход блока 3 оперативной памяти с выхода блока 2 нормировки, записывается в куб памяти блока 3 оперативной памяти, противоположной тому, в котором хранится декодируемое кодовое слово. С приходом следующего тактового импульса на первый вход блока 10 прерывания состояние его первого выхода принимает нервов начальное состояние. При этом на первом выходе блока 10 прерывания вновь форьп»руется сигнал, запрещающий работу счетчика 5 и разрешающий работу блока 3 оперативной памяти, а состояние блока 13 инверсии адреса вновь меняется на противоположное, что разрешает доступ к тому кубу памяти, в котором хранится декодируемое кодовое слово: Тактовый импульс с четвертого выхода блока 10 прерывания изменяет текущее состояние счетчика 4. В устройстве продолжается процесс выполнения программы декодирования . В момент окончания программы декодироваьп»я на всех трех неадресных выходах блока 6 появляются сигналы окончания умножения и окончания сложения и поступают на соответствующие входы блока 12, на соответствующих выходах которого форм»»ру:отся сиг»»алы, поступающие на соответствующие входы блока 7 и накопителя 8, устанавливая их в начальные состояния. Сигнал Окончание декодирования поступает на соответствующий выход устройства, свидетельствуя об окончании процесса декодирования. К этому моменту времени процесс приема нового кодового слова может оказаться неоконченными оставшиеся кодовые символы могут быть записаны в блок 3 оперативной памяти. Сигнал с соответствующего выхода блока 6 памяти одновременно поступает на четвертый вход блока 10 прерывания, в результате чего íà его первом выходе формируется сигнал, запрещающий работу блока 6, разрешающ и работу счетчика 5, и изменяет состояние выхода блока 13 инверсии адреса на противоположное. Этот потенциал на четвертом выходе блока

10 прерывания сохраняется неизменным до прихода импульса на его второй (от системы цикловой синхронизации), С приходом этого импульса указанные процессы декодирования и приема повторяются, т.е. на первом выходе блока 10 прерывания устанавливается потенциал, запрещающий работу счетчика 5 и разрешающий работу блока 6, Этот же потенциал с первого выхода блока 10 прерывания поступает на соответствующий вход блока 13 инверсии адреса, изменял состояние его выхода на противоположное. Одновременно на третьем выходе блока 10 прерывания формируется импульс, который поступает на вход установки в начальное состояние счетчика 5, и все его разряды устанавливаются в начальное состояние. Этот же импульс с третьего выхода блока 10 прерывания поступает на вход бпока 13 инверсии адреса, изменяя его состояние на противоположное, В результате в блоке 13 инверсии адреса выполняются две операции инверсии и на его выходе устанавливается потенц»»ал, разрешающий доступ к тому кубу памяти блока 3 оперативной памяти, в который было записано принятое кодовое слово, подлежащее декодированию.

Блок 2 нормировки (фиг. 2) работает следующим образом.

Число разрядов первого 17 и второго 18 регистров выбирается равным числу разрядов АЦП 1 устройства для мажоритарного декодирования в пелом (фиг 1). Объем памяти элемента 16 памяти должен быть не меньше и ячеек, каждая из которых содержит 1 разрядов, Начальным состоянием счетчика

14 считается установление всех его разрядов в единицы.

Рассмотрим работу блока 2 нормировки в момент окончания декодирования кодового слова.

С третьего выхода блока 10 прерывания устройства мажоритарного декодирования в целом через второй вход блока 2 нормировки поступает синхроимпульс на синхровход второго регистра 18, в результате чего в реl5

1517137

16 гистр 18 записывается значение (в двоичном коде) сформированное квадратором 20, накопителем 21 и узлом

22 нормы кодового вектора поступивФ

5 шего на вход АЦП 1 (фиг. 1) и записанного в элемент 16 памяти. При обработке следующего кодового слова на выходе блока 2 нормировки будут формироваться отнормированные значения предыдущего кодового слова, при этом элемент 16 памяти и первый регистр 17 осуществляют задержку информации на п импульсов от системы тактовой синхронизации. Во-втором 15 регистре 18 информации хранится неизменной в течение длительности одного кодового слова. Рассмотрим этот процесс подробнее. Импульс с второго входа блока 2 нормировки устанавли- 2р вает триггер 19 в единичное состояние. Пулевое состояние с инверсного выхода триггера 19 поступает на управляющий вход накопителя 21, тем самым подготавливая его к принятию 25 первого символа очередно:о кодового слова. Этот же синхроимпульс, поступающий с второго входа блока 2 нормировки, устанавливает все разряды счетчика 14 в начальное состояние. 3Q

Одновременно с появлением тактоного импульса на третьем входе блока 2 нормировки (с-, системы тактовой синхронизации) на информационных входах блока 2 нормировки формируется

35 первый символ очередного кодового слова, который поступает на аналогичные входы элемента 16 памяти.

Этот же импульс с третьего синхровхода блока 2 нормировки поступает на синхровход счетчика 14, увеличивая его состояние на единицу; это состояние поступает на адресные входы блока 16 оперативной памяти с задержкой на время с,, Равной вре 45 мени срабатывания счетчика 14 плюс время подготовки элемента 16 памяти к приему информации. Этот импульс с первого выхода элемента 15 поступает на синхровход первого регистра

17. В результате в первый регистр 17

50 будет переписано состояние ячейки элемента 16 памяти, адрес которой сформирован на 14, Через время, необходимое для подготовки к приему информации в пер- 55 вый регистр 17, относительно появления импульса на первом выходе элемента 15, импульс появится на его втором выходе. Этот импульс поступает на управляющий вход элемента

16 памяти, в результате чего в ячейку с тем же адресом записывается символ очередного кодового слова, поступающего через АЦП 1 на информационные входы блока 2 нормировки.

Таким образом, при помощи элемента 16 памяти осуществляется задержка символов кодового слова на длительность передачи кодового блока.

Такая организация процесса задержки позволяет использовать данное устройство для различных кодов при различных электрических скоростях передачи данных. Этот же импульс с второго выхода элемента 15 поступает на R-вход триггера 19, устанавливая

его в нулевом состоянии. Это состояние с инверсного выхода триггера 19 поступает на управляющий вход накопителя 21, в результате чего в нем будет происходить процесс накопления квадратов символов принимаемого кодового слова. С приходом очередного импульса с третьего синхровхода блока 2 нормировки (фиг. 1) на его информационном входе появится следующий символ кодового слова, который поступит на аналогичные входы элемента 16 памяти. Этот же импульс изменит состояние счетчика 14 на едиишцу и поступит через первый выход элемент 15 на синхровход первого регистра 17 и через второй выход элемент 15 на управляющий вход записи элемента 16 памяти. Оба регистра работают в режиме, когда их состояние действует на их выходе. С выхода первого регистра 17 символ кодового слова поступает на первую группу входов умножителя 23, где происходит умножение на постоянный множитель поступающий на вторую группу входов умножителя 23. В результате на первую группу входов делителя 24 поступает символ кодового слова, а на вторую группу входов делителя 24— норма вектора этого же кодового слова (подсчитанная на предыдущем цикле), вследствие чего на выходе блока 2 нормировки появляется отнормированный символ. С приходом последнего символа принимаемого кодового слова процесс накопления квадратов символов в накопителе 21 заканчивается и полученный результат через узел 22 поступает на вход ре17 15 гистра 18. С приходом синхроимпульса на второй вход блока 2 нормировки счетчик 14 устанавливается в начальное состояние, а триггер 19 - в единичное состояние, Единичное состояние с инверсного выхода триггера 19 поступает на управля<0ций вход накопителя 2 1, подготавливая его к принятию первого символа следующего кодового слова, Этот же синхроимпульс поступает на синхровход регистра 18, в результате чего в регистр 18 записывается новая норма вектора принимаемого кодового слова, а подсчитанная ранее стирается. С приходом первого символа следующего кодового слова описанный процесс повторяется.

Накопитель 8 работает следующим образом.

В момент приема результата решения оценочного уравнения знака суммы произведений символов в регистр 9 (фиг. 1) с третьего выхода блока 12 поступает сигнал через вход накопителя 8 на вторые входы элементов 33, закрывая их и тем самым подготавливая накопитель 8 к выполнению очередной операции последовательного сложения. С приходом синхроимпульса выхода блока 12 через вход накопителя 8 на информационных входах накопителя 8 формируется первое произведение очередного оценочного уравнения. Оно поступает на первую группу входов сумматора 31 и записывается в регистр 32, т.е. элементы 33 закрыты в этот момент времени сигналами на его вторых входах.

Сигнал на третьем входе накопителя 8 снимается после обработки накопителем 8 результата первого произведения, входящего в решаемое в данный момент оценочного уравнения.

С приходом очередного синхроимпульса на первой группе входов сумматора 31 формируется следующее произведение, ранее записанный в регистр 32 резуль тат последовательного перемножения поступает через элементы 33, открытые потенциалом на их вторых входах, на вторую группу входов сумматора 3 1, где суммируется с вновь пришедшим, и результат суммирования записывается в регистр 32. С приходом следующего синхроимпульса с блока 12 описанный процесс повторяется. С приходом последнего произведения, входящего в решаемое в данный момент оценочного

17137 18 уравнения, в регистр 32 оказывается записан окончательный< результат решения оценочного уравнения и информация со знакового разряда регистра

32 (знак суммы произведений символов) поступает в регистр 9 устройства (фиг. 1).

Если в кодовом слове происходит неисправимая ошибка (абсолютное значение оценочного уравнения равно нулю), то на всех входах элемента 34о4

ИЛИ установятся нулевые потенциалы и, следовательно, нулевой потенциал установится на его выходе, Синхроимпульс блока 12 поступае: на синхровход триггера 35 накопителя 8 и устанавливает его в нулевое состояние, так как на его D-входе устанав20 ливается нулевой потенциал с выхода элемента 34 dHJIH. Единичный потенциал с инверсного выхода триггера 35 поступает на выход сигнала о неисправимой ошибке накопителя 8. Этот сигнал будет оставаться неизменным до прихода сигнала "Окончание декодиро"

11 вания для данного кодового слова.

Этот сигнал поступает с третьего выхода блока 10 прерывания устройства на S-вход триггера 35 накопителя 8 и устанавливает его в единичное состояние. После этого цикл работы накопителя 8 повторяется.

Блок 12 управления работает следующим образом.

Сигнал < Окончание умножения" с второго выхода блока 6 устройства поступает через аналогичный вход блока 12 на синхровход триггера 47

40 и устанавливает его в единичное с<стояние . Тактовый импульс с выхода блока 10 препывания устройства поступает через третий вход блока 12

< < на вход элемента 55 задержки. Через

45 время < < (где < < apeM задержки появления сигнала на первом выходе элемента 55 задержки относительно появления сигнала на его входе) этот импульс появляется на первом выходе элемента 55 задержки и, поступив на синхровход второго триггера 48, устанавливает его в единичное состояние. В результате первый триггер 47 устанавливается в нулевое состояние сигналом, поступившим с выхода втсрого триггера 48 на R-вход первого триггера 47 и поступает на вход элемента 53. Через временной ин-.-ервал

/\ / Л (где <, < — время задержки появ19 15171 ления сигнала на втором выходе элемента 55 задержки относительно появления сигнала на его входе) на втором выходе элемента 55 задержки появляется импульс и поступает через эле5 мент 53, открытый уровнем логической

11 11

1 на своем первом входе, на выход блока 1 2 и далее на соответствующий вход накопителя 8 устройства . Если 1 0 четвертый триггер 50 в этот момент находится в состоянии "0 " (сиг нал

"Окончание сложения " блока 1 2 ), т о других изменений, вызванных дейс твием импульса на втором выходе эл еме нта 5 5 задержки, в схеме и е пр оихв оди т . С приходом очередного тактового импульса на вход блока 1 2 с выхода блока 1 0 прерывания устройства н а вход элемента 5 5 задержки третий 20 триггер 49 устанавливается в единичное состояние. Сигнал с выхода третьего триггера 49 поступает на соответствующий вход блока 7 последовательного перемножения и подготавливает 25 последний к вычислению очередного произведения °

Сигнал "Окончание сложения с третьего выхода блока 6 устройства поступает через аналогичный вход блока 30

12 на вход четвертого триггера 50 блока 12 и устанавливает его в единичное состояние. Очередной тактовый импульс с выхода блока 10 прерывания устройства, поступающий через вход блока 12 на вход элемента 55 задержки блока 12 с задержкой на время (3, +

+ ), поступает на синхровход пятого триггера 51, устанавливая его в единичное состояние. Четвертый триггер

50 устанавливается в нулевое состояние сигналом, поступающим с выхода пятого триггера 51 на его R-вход.

Этот же единичный потенциал поступает на вход элемента 54. Через временной интервал импульс появляется на третьем выходе элемента 55 задержки и через вход открытого элемента

54 поступает на соответствующий вход блока 12 и далее на синхронход регистра 9 устройства, осуществляя в нем сдвиг на один разряд (в накопителе 8 осуществлено решение всего оценочного уравнения)..Этот же импульс с выхода элемента 54 поступает на синхровход шестого триггера 52 и устанавливает его в единичное состояние. Потенциал с инверсного выхода шестого триггера 52 поступает

37 на выход блока 12 и далее на вход накопителя 8, закрывая в нем элементы И и подготавливая его тем самым к решению очередного оценочного уравнения.

Начальная установка устройства (установка всех счетчиков, триггеров и регистров, входящих в состав устройства, в исходное состояние после подачи питания) является несущественной и в данном устройстве не предусмотрена, поскольку перед началом сеанса связи в существующих системах связи предусмотрено время вхождения системы в синхронизацию, состоящую из нескольких периодов импульсов от системы цикловой синхронизации.

Предлагаемое устройство подготавливается к процессу приема и декодирования кодовых комбинаций в течение одного периода импульсов от системы цикловой синхронизации. Вместе с тем, если начальная установка устройства является необходимой, то она может быть выполнена известными инженерными методами (путем подачи сигнала "Установка" на соответствующие установочные входы триггеров и счетчиков).

Ф о р è ó ë а и э о б р е т е н и я

1. Устройство для мажоритарного декодирования, содержащее блок прерывания, первый выход которого соединен с первыми входами блока памяти и блока инверсии адреса, выход которого соединен с первым адресным входом блока оперативной памяти, второй выход блока прерывания соединен с первым входом первого счетчика, выходы разрядов которого объединены с соответствующими первыми выходами блока памяти и соединены с вторыми адресными входами блока оперативной памяти, третий выход блока прерывания соединен с вторым входом блока инверсии адреса, формирователь импульсов, выход которого соединен с управляющим входом блока оперативной памяти, четвертый выход блока прерывания соединен с первым входом второго счетчика, регистр сдвига, выходы разрядов которого являются первыми выходами устройства, первый, второй и третий входы блока прерывания являются соответственно входами

137

21 1517 тактовой, кадровой и цикловой синхронизации устройства, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности устройства

5 в него введены блок последовательного умножения, накопитель, блок управления, блок нормировки и аналого-цифровой преобразователь, выходы которого соединены с первыми входами бло- 10 ка нормировки, выходы которого соединены с информационными входами блока оперативной памяти, выходы которого соединены с первыми входами блока .последовательного умножения, выходы которого соединены с первыми входами накопителя, первый выход которого соединен с первым входом регистра сдвига, вторые входы блока нормировки, первого счетчика и накопителя 20 объединены и подключены к третьему выходу блока прерывания, третий вход блока нормировки объединен с первым входом блока прерывания, третий вход первого счетчика и вход формирователя импульсов подключены соответственно к первому и второму выходам блока прерывания, второй и третий выходы блока памяти соединены соответственно с первым и вторым вхо- 30 дами блока управления, третий вход которого подключен к четвертому выходу блока прерывания, выходы разрядов второго счетчика соединены с вторыми входами блока памяти, четвертый выход которого соединен с

35 четвертым входом блока прерывания, вторым входом второго счетчика и является вторым выходом устройства, первый и второй выходы блока управления соединены соответственно с вторым и третьим входами блока последовательного умножения, третий и четвертый выходы блока управления соединены соответственно с третьим и четвертым входами накопителя, второй выход которого является третьим выходом устройства, пятый выход блока управления соединен с вторым входом регистра сдвига, вход аналого-цифрового пре50 образователя является информационным входом устройства.

2. Устройство по п. 1, о т л и ч ающе е ся тем, что блокпрерывания содержит триггеры, элемент

ИЛИ, элемент НЕ и элементы И, выход первого триггера соединен с первым входом элемента ИЛИ, выход второго триггера соединен с D-входом третьего триггера, выход которого соединен с R-входом второго триггера, первым входом первого эле. мента И и с вторыи входом элемента

ИЛИ, выход четвертого триггера соединен с D-входом пятого триггера, выход которого соединен с К-входои четвертого триггера и с D-входом шестого триггера, выход которого соединен с R-входом первого триггера и первым входом второго элемента

И, выход элемента НЕ соединен с первым входом третьего элемента И, вторые входы элементов И и входы синхронизации третьего, пятого и шестого триггеров объединены и являются третьим входом блока прерывания, D-входы второго и четвертого триггеров объединены и подключены к шине логической единицы, входы синхронизации второго и четвертого триггеров и S-вход первого триггера являются соответственно первым, вторым и четвертым входами блока прерывания, выход элемента ИЛИ соединен с входом элемента НЕ и является первым выходом блока прерывания, выходы первого, второго и третьего элементов И являются соответственно вторым, третьим и четвертым выходами блока прерывания.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что, блок управления содержит триггеры, элементы И и элемент задержки, выход первого триггера соединен с D-входом второго триггера, выход которого соединен с R-входом первого триггера, D-входом третьего триггера и первым входом первого элемента И, выход четвертого триггера соединен с Dвходом пятого триггера, выход которого соединен с R-входами четвертого и пятого триггеров, D-входом шестого триггера и первым входом второго элемента И, первый выход элемента задержки соединен с входами синхронизации второго и третьего триггеров и является вторым выходом блока управления, второй выход элемента задержки соединен с входом синхронизации пятого триггера и вторым входом первого элемента И, выход которого соединен с R-входом шестого триггера и является четвертым выходом блока управления, третий выход элемента задержки соединен с вторым входом второго элемента И, выход ко23

24

1517137

55 торого соединен с входом синхронизации шестого триггера и является пятым выходом блока управления, D-входы первого и четвертого триггеров объединены и подключены к шине логической "единицы", входы синхронизации первого и четвертого триггеров и вход элемента задержки являются соответственно первым, вторым и третьим входами блока управления, выход третьего триггера и инверсный выход шестого триггера являются соответственно первым и третьим выходами блока управления.

4. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок последовательного умножения содержит умножитель, регистр и группу элементов И, выходы которых соединены с соответствующими первыми входамп умножителя, выход которого соединен с первыми входами регнстра, выходы разрядов которого соединены с первыми входами соответствующих эпементов И группы и являются выходом блока по- . следовательного умножения, вторые входы умножителя и регистра являютсл соответственно первым и третьим входами блока последовательного умножителя, вторые входы элементов И группы объединены и являются вторым входом блока последоиательггсго умножения, 5. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что накопитель содержит сумматор, регистр, группу элементов И, элемент ИЛИ и триггер, выход сумматора соединен с иггформацнонным входом регистра, выходы разрядов которого, кроме знакового, соединены с первыми входами соответстгзующих элементов И группы и соответствующими входами элемента

ИПИ, выход которого соединен с Dвходом триггера, выходы элементов И группы соединены с соответствующими первыми входами сумматора, вторые входы элементов И группы объединены и являются третьим входом накопителя, входы синхронизации триггера и регистра объединены и являются четвертым входом накопителя, вторые входы сумматора и S-вход триггера являются соответственно первым и вторым входами накопителя, знаковый выход регистра соединен с объединенными третьими входами элементов И группы и является первым выходом накопителя, инверсный выход триггера является вторым выходом накопителя.

6. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок нормировки содержит регистры, умножитель, делитель, элемент памяти, триггер, счетчик, элемент задержки, квадратор, узел извлечения квадратного корня и накопитель, выход которого соединен с входом узла извлечения квадратного корня, выход которого соединен с информационным входом первого регистра, выход которого соединен с первым входом делителя, выход элемента памяти соединен с информационным входом второго регистра, выход которого соединен с первым входом умножителя, выход которого соединен с вторым входом делителя, первый выход элемента задержки соединен с сш .хронизирующнм входом второго регистра, второй выход элемента задержки соединен с. управляющим входом элемента памяти и R-входом триггера, инверсный выход которого соединен с первым входом накопителя, второй вход умножителя подключен к шине сигнала 1п, где n — разрядность кода, выходы разрядов счетчика соединены с соответствующими адресными входами элемента памяти, информац1гон сый вход которого объединен с входом квадратора и является первым входом блока нормировки, выход квадратора соединен с вторым входом накопителя, входы синхронизации первого регистра и триггера и установочшц» вход счетчика объединены н являготся вторым входом блока нормировки, D-вход триггера подключен к шине логической "едшгицы, третий вход накопителя, вход элемента задержки и вход синхронизации счетчика объединены и являются третьим входом блока нормировки, выход делителя является выходом блока нормировки.

7. Устройство по п. 6, о т л и— ч а ю щ е е с я тем, что накопитель содержит сумматор, регистр и группу элементов И, выходы которых соединены с соответствующими первыми входами сумматора, выход которого соединен с первым входом регистра, выходы разрядов которого соединены с первыми входами соответствующих элементов И группы и являются выходами блока накопления, вторые входы

151 сумматора и регистра являются соответственно вторым и третьим входами блока накопления, вторые входы

7137 элементов И группы объединены и являются первым входом блока накопления. фее. 2

1517137 фиг.5

1517137

Составитель С. Берестевич

Техред М.Коргентал

Редактор А. Козориз

Корректор О. Кравцова

Заказ 6301 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101