Мультипроцессорная система

 

Изобретение относится к вычислительной технике и может быть использовано для построения надежных мультипроцессорных систем. Мультипроцессорная система повышает надежности системы, так как возможна перестройка системы таким образом, что отказавшие процессорные блоки заменяются исправными, и после инициализации системы она работает в прежнем режиме. Мультипроцессорная система содержит процессорные устройства 1.1,....., 1.N, системную память 5, устройства ввода-вывода 6.1,...,6.M. В состав каждого процессорного устройства входят триггер отключения процессора 7.I, формирователь 8.I, элемент И 9.I, триггер управления 10.I, элемент ИЛИ 11.I, вычислительный блок 12.I. В процессе функционирования системы управляющее процессорное устройство осуществляет инициализацию системы и производит запуск подчиненных процессорных устройств. Кроме того, управляющее процессорное устройство /по прерыванию от своего таймера/ может переходить на подпрограмму проверки работоспособности подчиненных процессорных устройств, анализируя поочередно слова состояния каждого из них. 14 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (Н) А1 (51) 4 G 06 F 15/16 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21 ) 4308768/24-24 (22) 24.09 ° 87 (46) 23 ° 11.89, Бюп. )) 43 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) В.И. Жабин, Г.В. Гончаренко, В.В. Макаров, В.И. Савченко, Л.В. Петровская и В.В. Ткаченко (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 926662, кл. G 06 F 11/00, 1980.

Авторское свидетельство СССР

Ф 744589, кл. G 06 F II/00, 1978. (54) МУЛЬТИПРОЦЕССОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано для построения надежных мультипроцессорных систем. Мультипроцессорная сИстема повышает надежность системы, так как возможна перестройка системы таким образом, что отказавшие процессорные блоки

2 заменяются исправными, и после инициализации системы она работает в прежнем режиме. Мультипроцессорная система содержит процессорные устройства 1.1... °,I,п, системную память 5, устройства ввода-вывода

6.1,...,6.m. В состав каждого процессорного устройства входят триггер отключения процессора 7.i, формирователь 8.i, элемент И 9.i, триггер управления 10.i элемент ИЛИ 11.i, вычислительный блок I?.i. R процессе *ункционирования системы управляющее процессорное устройство осуществляет инициализацию системы и производит запуск подчиненных процессорных устройств, Кроме этого, управляющее процессорное устройство (по прерыванию от своего таймера) может переходить на подпрограмму проверки работоспособности подчиненных процессорных устройств, анализируя поочередно слова состояния каждого иэ них. 1 табл., 14 ил.

1524063

Изобретение относится к вычислительной технике и может быть исполь35 зовано для построения надежных мультипроцессорных систем с воэможностью отключения отказавшего процессорно5

ro блока и замены его одним из исправных, Целью изобретения является повышение надежности системы путем замены отказавших как управляющего, так и подчиненных процессорных блоков работоспособными.

На фиг.1 представлена структурная схема мультипроцессорной системы; на фиг„2 — конфигурация компонент вычислительного блока; на фиг.3 — формат регистра состояния вычислительного блока; на фиг.4 — коммутатор; на фиг.5 — регистр состояния; на фиг.6 конфигурация компонент вычислительного блока управляющего процессорного устройства; на фиг.7 и 8 — конфигурация компонент вычислительного блока подчиненного процессорного устройства, на фиг.9 - алгоритм работы управляющего процессорного устройства; на фиг.10 — алгоритм работы подчиненного процессорного устройства; на фиг.11 — временная диаграмма, работы системы в исправном состоянии; на фиг.12 — временная диаграмма работы системы при выходе из строя подчиненного процессорного устройства после установки им сигнала "Готовность"; на фиг.13 — временная диаграмма работы системы при выходе иэ

I строя подчиненного процессорного устройства после снятия им сигнала "Готовность"; на фиг. 14 — временная ди- 40 аграмма работы системы при выходе из строя управляющего процессорного устройства и замены его работоспособным. процессорным устройством.

Мультипроцессорная система (фиг.1 45 и 2) содержит процессорные устройства 1.1, 1.2,...,1.п, системный канал 2 обмена информацией, вход 3, шину 4 отключения управляющего процессора, системную память 5, устройства

6.1, 6.2,...,6.r, ввода-вывода.

В состав каждого процессорного устройства I.i входят триггер 7.i отключения, формирователь 8.i,элемент

И 9.i,òðèããåð 10.i управления, элемент

ИЛИ 11 ° i вычислительный блок 12. i вход

13. i режима работы i-го процессорного устройства, вход 14,i выбора вычислительного блока, выход 15,i отказа i-го процессорного устройства, вход 16.i отключения i-го процессорного устройства, вход 17.i блокировки вычислительного блока, выход IS.i элемента

И 9.i, вход 19.i управления коммутацией вычислительного блока, выход

20.i отключения подчиненного процессора вычислительного блока, выход 21 неисправности вычислительного блошка, вход-выход 22.i i-го процессорного устройства.

Элементы 11 ° 1,...,11.п должны обеспечить возможность непосредственного подключения своих выходов к шине 4, образуя монтажный (виртуальный) элемент И. Например, в случае использования ТТЛ логики это должны быть элементы с открытым коллектором, выходы которых через общий нагрузочный резистор подключены к шине питания.

При такой реализации шины 4 на ней устанавливается высокий потенциал только в том случае, когда закрыты транзисторы выходных каскадов каждого элемента, Вычислительный блок 12.i (фиг.3) содержит коммутатор 23.i, локальную память 24.i, процессор 25.i, регистр

26. состояния, таймер 27.i и локальный канал 28.i обмена.

Возможный формат регистра 26.i состояния представлен на фиг.3.

Назначения каждого разряда поясняются таблицей.

При таком формате регистра 26. i состояния выходы 20.i и 21,i вычислительного блока 12.i являются выходами соответственно 3-ro и 4-ro разрядов регистра 26.i состояния, к управляющему входу процессора 25.i и коммутатора 23.i подключен выход

6-го разряда, .а вход, 14.i вычислительного блока 12.i является входом

5-го разряда регистра 26.i состояния.

Остальные разряды регистра 26.i состояния доступны для чтения и записи со стороны системного 2 и локального 28.i каналов обмена информацией в соответствии с таблицей.

Коммутатор 23.i (фиг.5) предназна- чен для передачи информации между шинами в зависимости от управляющих сигналов, которые поступают на входы управления состоянием (выбран или не выбран) шинных фориирователей 29.i33.i. Выходы управления направлени24063 6

l5 ем передачи в шинных формирователях условно не показаны.

Регистр 26. (фиг.6) содержит элемент ИЛИ 34, первый 35.i и второй

36. i интерфейсы, элемент ИЛИ 37. i, триггеры 38.i-43,i, элементы 44.i47.i с тремя состояниями.

Система работает следующим образом (фиг.l и 2), Процессорное устройство 1.1, например, на вход 13.1 которого подается с входа 3 единичный потенциал, выполняет функции управляющего процессорного устройства. На входах 13.2,..., 13.п процессорных устройств 1.2,..., l.п в исходном состоянии установлены нулевые потенциалы. Эти процессорные устройства 1.2,...,1 п являются подчиненными.

Управляющее процессорное устройство 1.1 имеет доступ к системной памяти 5,.устройствам ввода-вывода

6.1,...,6.m а также через соответствующые порты ввода-вывода (шины

22.2,...,22.n) к подчиненным процессорным устройствам 1.2,...,1,п.

Оно может передавать команды для подчиненных процессорных устройств

1.2,...,1.i и читать слово состояния этих процессорных устройств (1.2, .;...l.n). Соответствующими командами осуществляется запуск процессорных устройств 1.2,...,1.п, отключение при неисправности одного или нескольких подчиненных процессорных устройств, а также обеспечиваегся доступ к их локальной (внутренней) памяти 24.2,...,24.п. Запуск подчиненного процессорного устройства

l.i осуществляется командой "Пуск", которая устанавливает в единичное состояние младший разряд регистра

26.i состояния (фиг.4 и 6), отключениЕ подчиненного процессорного устройства-командой "Отключить подчиненное i процессорное устройство" (установка в единицу 3-го разряда регистра 26.i состояния ("ОПП")), а доступ к локальной памяти осуществляется командами "Открыть локальную память" (запись единицы в 6 ("ОЛП")) и "Закрыть локальную память" (установка в нуль 6-ro разряда регистра

26,i ("ЗЛП")).

Если вычислительный блок 12, имеет структуру, показанную на фиг.3, то управляющве процессорное устройство 1.1 имеет конфигурацию в соответ5

55 ствии с фиг. 7, т. е. процессор 25. i регистр 26,i состояния и таймер

27.i подключены к системному каналу

2 обмена информацией.

Каждый вычислительный блок 12.2, ...,12.п подчиненных процессорных устройств 1,2,...,1.п в режиме работы имеет конфигурацию, показанную на фиг.8. При такой структуре регистр

26.i состояния доступен как со стороны системного канала 2 обмена информацией, так и со стороны локального канала 28., через который процессор

25,i осуществляет обмен информацией со своей локальной памятью 24 и своим таймером 27.

При поступлении команды обращения к локальной памяти "ОЛП" конфигурация вычислительного блока 12,i подчиненного процессорного устройства

1 изменяется и имеет вид, показанный на фиг.9. В этом случае локальная память 24.i и регистр 26.i состояния подключены к системному каналу 2 обмена информацией, т.е. доступны для управляющего процессорного устройства 1.1.

В процессе обращения к локальной памяти 24.i со стороны системного канала 2 процессор 25.i вычислительного блока 12,i переводится в режим ожидания (например, подачей с выхода

6-го разряда регистра 26,i состояния сигнала "Требование прямого доступа" (захвата шины), который предусмотрен в любом серийно выпускаемом микропроцессоре) °

В начале работы системы управляю— щее процессорное устройство 1.1 осуществляет инициализацию системы (алгоритм работы, фиг.10), т.е. загружает данные и программы в локальную память подчиненных процессорных устройств и производит их запуск. Для загрузки данных и программ в подчиненные процессорные устройства 1.2, ...,l.п подается команда "ОЛП", затем осуществляются циклы обращения к открытой локальной памяти, после чего локальная память закрывается командой "ЗЛП".

После этого по команде "Пуск", которая поступает поочередно на каждое процессорное устройство 1.2,...,1.п, подчиненные процессорные устройства начинают выполнять свои программы, Далее запускается таймер 27,1 управляющего процессорного устройства

1524063

Если при выполнении подпрограммы по прерыванию от таймера управляющего устройства 1.1 отказавшие процессоре отсутствуют, то осуществляется поочередный запуск подчиненных процессорных устройств и возврат иэ подпрограммы.

Каждое подчиненное устройство 1.2, ...,1.п работает в соответствии с алгоритмом, представленным на фиг.ll, 50

1. 1, который через одинаковые промежутки времени, называемые тактом сис темы, осуществляет прерывание работы управляющего процессорного устройства 1.1, Такт системы выбирается в зависимости от времени выполнения программ подчиненными процессорными устройствами 1.2...,,1.п

После запуска таймера 27.1 управля- 1О ющее устройство 1.1 выполняет свою основную программу, которая приостановлена очередным прерыванием от таймера. По этому прерыванию управляющее процессорное устройство 1.1 переходит 15 на подпрограмму проверки работоспособности и запуска подчиненных процессорных устройств 1.2,...,1.п. При этом поочередно читаются слова состояния каждого процессорного устройства 1.2,...,1,п, Если в слове состояния очередного процессорного устрой- ства 1.i (фиг.10) в разряде Гот," записана единица ("Гот," i = 1) ° а в разряде "Пуск" записан нуль("Пуск" 25

= О), то управляющее устройство

1,1 переходит к анализу слова состояния следующего процессорного устройства 1.i + 1. Если отсутствует сигнал

"Гот." или имеется единица в разряде

"Пуск", то подчиненное устройство считается отказавшим иотключается командой пОтключить подчиненное процессорное устройство". После этого управляющее процессорное устройство

1.1 останавливает таймер 77.1 и пере35 ходит к программе инициализации системы. При эФом осуществляется перераспределение задач для оставшихся процессорных устройств, загрузка данных и программ в эти процессорные устройства, упорядочивания номеров и числа оставшихся процессорных устройств. Затем осуществляется их запуск и запуск таймера управляющего процес- 45 сорного устройства 1.1., после чего последнее переходит на выполнение

Своей основной программы.

В начале каждого системного такта под чиненное устройство 1.i ожидает своего запуска т.е. анализирует разряд

"Пуск" своего регистра 26.i состояния, который устанавливается со стороны системного канала 2 управляющим процессорным устройством 1.1, При наличии единицы в разряде "Пуск" снимает сигналы "Гот." и "Пуск", МР.е. устанавливает в нуль 1-й и 3-й разряды регистра 26.i состояния (фиг.4 и 6) затем запускает таймер 27.i u переходит на выполнение своей основной программы, которая может включать программу диагностики, После завершения своей программы оно устанавливает в единичное состояние разряд "Гот." в регистре 26.i.

Если все процессорные устройства

1.2,...,1.п в системе работают правильно, то временная диаграмма обмена сигналами между управляющим устройством 1.1 и каждым подчиненным процессорным устройством соответствует фиr..12.

На диаграмме сигналы, вырабатываемые в управляющем устройстве 1,1, отмечены одним штрихом, а в подчиненном — двумя штрихами.

Период времени Т, соответствует времени выполнения основной программы в подчиненном процессорном устройстве l.i, а Т вЂ” промежуток времени от момента запуска таймера подчиненного процессорного устройства до поступления следующей команды "Пуск" от управляющего процессорного устройства 1.1., Т вЂ” расчетное время работы таймера подчиненного процессорного устройства 1. Этот таймер должен вырабатывать запрос на прерывание через промежуток времени, больше чем Ф

Рассмотрим работу системы при отказе подчиненного процессорного устройства l.i. Отказ подчиненного процессорного устройства может произойти после того, как оно установило сигнал "Гот.", или после того, как оно этот сигнал сняло (анализируются соответствующие разряды регистра состояния 26.i).

В первом случае отключение отказавшего процессорного устройства

l,i осуществляется в соответствии с диаграммой>показанной на фиг,13 во втором случае — как показано на фиг.14. В обрих случаях подчинен1524063!

55 ное устройство выходит из строя после завершения программы в первом такте.

Как видно из диаграмм, команда, "Отключить подчиненное процессорное устройство" вырабатывается в начале третьего такта, поскольку в первом случае не снят сигнал "Пуск", а во втором алучае не выставлен сигнал

"Гот." в регистре 26.i состояния (алгоритм работы управляющего процессорного устройства, фиг.10). В первом случае (фиг.13) таймер 27.i отказавшего подчиненного процессорного устройства I.i через промежуток времени Т> может выставить запрос на прерывание работы отказавшего устройства I.i Этот запрос не оказывает на работу всей системы влияния, так как отказавшее процессорное устройство I.i отключено в следующем системном такте управляющим процессорным устройством I.l.

Таким образом, отключение отказавшего подчиненного процессорного устройства I.i осуществляется программно путем анализа слова состояния этого процессора в начале каждого системного такта. В отключенном процессорном устройстве с помощью сигнала на выходе 20,i (путем установки единицы в 3-й разряд регистра 26.i) обеспечивается единичный потенциал на выходе триггера 7.i отключения процессора, который открывает по одному,иэ входов элемент 9.i эа счет чего обеспечивается передача сигнала с входа 13.i на выход 18.i отказавшего процессорного устройства 1, Кроме того, сигнал с выхода триггера 7.i отключает от системного канала 2 обмена информацией вычислительный блок 12.i, поступая на вход 17.i этого блока, и осуществляет поступление единичного сигнала на один иэ входов элемента Il,i„ 3a счет этого отказавшее подчиненное процессорное устройство l,i не влияет на состояние сигнала на шине 4 отключения управляющего процессора.

Отказ и замена отказавшего управляющего процессорного устройства 1.1 осуществляются в системе программноаппаратным способом следующим образом.

В исходном состоянии функцию управляющего процессорного устройства выполняет процессорное устройство !.1 ° на входе 13.1 которого присутст5 !

О !

45 вует логическая "1" (фиг,1,2). При включении системы производится началю ная установка регистров 26.1 26,п состояний. Схемным образом все разряды этих регистров, кроме четвертого, устанавливаются в нулевое состояние, а четвертый разряд — в единичное состояние. Кроме этого, на выходах триггеров отключения процессоров

7.1,...,7.п устанавливается нулевой потенциал (цепи установки исходного состояния на фиг.l и 2 условно не показаны) .

Затеи 5-й разряд регистра 26.! состояния (фиг.6) процессорного устройства 1,1 устанавливается в единичное состояние сигналом на входе 13.1 процессорного устройства 1.1, который через вход 14;1 вычислительного блока 12.1 поступает на соответствующий разряд регистра 26,1 состояния (например, на вход D-триггера, тактирующий вход которого соединен с генератором синхросигналов). В остальных процессорных устройствах 1.2,...,1.п на входах 13.2,...,13.п присутствуют нулевые потенциалы, так как все элементы 9.1, ° ...9.п закрыты, вследствие чего 5-й разряд регистров состояний этих устройств остается в нуле.

Только в пропессорном устройс ве I.I триггер 10.1 устанавливается в единицу, так как при единичном потенциале с выхода 21.1 вычислительного блока 12.1, поступающем на тактирующий вход триггера 10.1, последний пропускает единичный сигнал со своего информационного входа на выход (например, в качестве триггеров !0.1,..., I0.п можно испольэовать D-триггеры, управляемые уровнем тактирующего сигнала, которые при единичном потенциале пропускают информацию с входа D на выход, а при переходе к нулевому уровню защелкивают в триггерах информацию, имеющуюся на входе непосредственно перед этим), Сигнал с выхода триггера 10.1 поступает на вход 19.1 вычислительного блока 12.1 и настраивает коммутатор

23.1 таким образом, что он соединяет системный канал 2 обмена информацией с локальным каналом 28.1 обмена информацией, т.е. процессорное устройство 1.1 принимает конфигурацию управляющего процессорного устройства (фиг.7).

1524063!

Кроме этого, на входе 16, 1 управляющего процессорного устройства 1.1 поддерживается нулевой потенциал, так как на выходах элементов 11.2., ...,l1,п всех процессорных устройств

1.2,...,1.п нулевые потенциалы, следовательно, на тактирующий вход триггера 7.1 через формирователь 8 ° 1 поступает нулевой потенциал.

Триггер 7.1 отключения процессора остается в прежнем состоянии, т.е. на выходе остается нулевой потенциал.

Таким образом, в процессе работы в управляющем процессорном устройстве 1.1 триггер 10 ° находится в единичном состоянии, а триггеры 10.2, ...,10.п процессорных устройств 1.2, ...,l.n — в нулевом состоянии, Следовательно, вычислительные блоки 12.2, ...,12.п имеют конфигурацию, показан ную на фиг.8 или на фиг.9. т.е. выФ полняют функции подчиненных процессорных блоков. 25

Если управляющее процессорное устройство 1. 1 выходит из строя, то оно заменяется работоспособным процессорным устройством, которое находится первым справа (фиг. l и 2) от управля- 30 ющего процессорного устройства . 1 (не считая отключенные процессорные устройства), Если отключенных процессорных устройств нет ° то функции управляющего процессорного устройства начинает выполнять процессорное устройство 1. 2, Это осуществляется сле1 дующим образом. Подчиненные процессорные устройства 1.2,...,1.п (фиг.!! ) в начале каждого системного такта 40 ожидают сигнал "Пуск" от процессорного устройства 1.1, При этом (фиг.15) если сигнал "Пуск" от управляющего устройства 1,1 не поступает, например, в начале 3-го такта, подчиненное процессорное устройство 1 переходит на программу прерывания от своего таймера 27.i.

По прерыванию от таймера 27.i происходит выработка сигнала о неисправности управляющего процессорного уст- ройства на выходе вычислительного бло+ ка 12.i (т.е. 4-й разряд регистра

26.2 сбрасывается в нулевое состояние) ° Этот сигнал поступает на такти55 рующий вход триггера 10.i (триггер

10,i остается в нулевом состоянии), а также на инверсный вход элемента !

l.i Кроме этого, анализируется

5-й разряд ("УПВ") регистра 26.1 состояния, таким образом, после того, как все подчиненные процессорные устройства 1, 2,..., 1. и выставляют на одном иэ входов элемента ll.i единичные потенциалы, то устанавливается единичный потенциал на нине 4 отключения управляющего процессорного устройАва, что свидетельствует о неисправности управляющего процессорного устройтсва 1,1. По входу 16.! этого процессорного устройства 1.1 через формирователь 8.1 поступает единичный сигнал на тактирующий вход триггера 7.1.

В результате этого на выходе триггера 7.1 отключения процессора устанавливается единичный потенциал.

При этом процессорное устройство

1,1 отключается и на вход 13.2 следующего устройства 1.2 поступает единичный потенциал, устанавливающий

5-й разряд (фиг.4 и 6) в единицу.

Процессорное устройство 1.2 принимает функции управляющего процессорного устройства, установив предварительно 4-й разряд этого регистра

26.2 в единицу (как следует из алгоритма, фиг.ll). В остальных процессорных устройствах 1.3,...,1.п 5-е разряды (УПВ) регистров 26.3,..., 26.п состояний остаются в нуле. Эти процессорные устройства поочередно анализируют 5-й и 1-й разряды ("УПВ" и "Пуск" ) своих регистров 26.3,..., 26 ° » и после установки первого разряда в единицу, т.е. поступления сигнала "Пуск" от нового управляющего процессорного устройства 1.2, выполняют функции подчиненных процессорных устройств, предварительно установив в единичное состояние 4-е разряды ("НУП") своих регистров 26,3,..., 26.п состояний.

Пока в устройствах 1.3,...,1.п осуществляется поочередная проверка разрядов "Пуск" и "УПВ", управляющий процессор осуществляет инициализацию систем (фиг.ll) с учетом выхода иэ строя управляющего процессорного устройства 1.1.

Если в процессе дальнейшего функционирования системы выходит из строя управляющее процессорное устройство

1.2, то оно заменяется следующим за ним справа (не отключенным) процессорным устройством и т.д. В системе выход из строя любого процессорного

1524063

20

Доступ со стороны локально—

ОбоэначеРаэступ со ороны

Бит ние ряд стемноканала

2 го канала

28,i

Чтение

Запись

Чтение

Чтение

Запись

Зались

"Гот." сора

Отключение подчиненного процессора

Неисправность улравляющего процессора

Выбор управляющего процессора

Доступ к локальной памяти

"ОПП"

Запись

НУП

Чтение

Запись

"УПВ"

Чтение

"ОЛП"

Запись устройства (как управляющего, так и подчиненного) не приводит к выходу из строя всей системы, поскольку в данном случае обеспечивается возможность замены отказавшего процессорного устройства. Если в системе предусмотрены резервные процессорные устрой-ства, то отказавшие процессорные усто ройства могут заменяться резервными, что не вызывает снижения производительности системы. В случае, когда резервные устройства отсутствуют, после очередного отказа отсуществляется перераспределение задач между оставшимися процессорными устройствами. При этом система продолжает выполнять свои функции, хотя и с меньшей производительностью.

Формула изобретения

Мультипроцессорная система, содержащая и процессорных устройств, системную памя т ь и группу у стр ой ств 25 ввода-вывода, интерфейсные входы-выходы каждого процессорного устройства через системный канал обмена подключены к входам-выходам системной памяти и устройств ввода-вывода группы, причем каждое процессорное устройство содержит вычислительный блок, информационный вход-выход которого является интерфейсным входом-выходом процессорного устройства, о т л и ч аю щ а я с я тем, что, с целью повы35 шения надежности системы путем возможности замены отказавших, как уп1 Запуск процессора "Пуск"

2 Готовность процесравляющего, так и подчиненных процессорных устройств работоспособными, она содержит в каждом процессорном устройстве триггер отключения, формирователь импульсов, триггер управления, элемент И и элемент ИЛИ, причем выход триггера управления соединен с входом управления коммутацией вычислительного блока и информационным входом триггера отключения, выход которого соединен с входом блокировки вычислительного блока и первыми входами элементов И и ИЛИ, выход отключения подчиненного процессора вычислительного блока соединен с установочным входом триггера отключения, вход синхронизации которого через формирователь импульсов соединен с входом отключения процессорного устройства, вход режима работы каждого процессорного устройства подключен к вторым входам элементов И и

ИЛИ и информационному входу триггера управления и входу выбора вычислительного блока, выход неисправности вычислительного блока соединен с входом синхронизации триггера управления и третьим инверсным входом элемента

ИЛИ, выход которого является выходом процессорного устройства, входы отключения и выходы отказа процессорного устройства всех процессорных устройств образуют нину отключения мультипроцессорной системы, выход элемента И i-го процессорного устройства соединен с входом режима работы (i +

+ 1)-го процессорного устройства.

1524063

2б.а

l524063

I

I !

1 ° !

1 (J к йиу f4.i к юг О к йюму и р pgyyg9

Фиг Ф

Флока И

1524063

15240Ь3

Фис Я

Преры3ание ат таймера

l от"

Таймер

Преры3ание

От таймера

ОЙП

Фиг. 11

1524063

Ирерийа» оалаймсра

fom впуск гайиер"

0М

1524063

I

И

1о

Ю Ф ф

Ф

Составитель Д. Ванюхин

Редактор О. Головач Техред М.Ходанич Корректор А. Обручар

Заказ 7045/51 тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская.наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101