Микропроцессорная система для программного управления технологическим оборудованием

 

Изобретение относится к микропроцессорной технике и может быть использовано в автоматизированных системах для программного управления технологическими процессами, например, в системах числового программного управления производственных комплексов, роботов-манипуляторов и т.д. Целью изобретения является повышение производительности микропроцессорной системы путем введения режима адаптивной выборки данных. Микропроцессорная система для программного управления технологическим оборудованием состоит из микропроцессора, тактового генератора, системного контроллера буфера адреса, дешифратора адреса памяти, постоянной памяти, оперативной памяти, шинного формирователя оперативной памяти, дешифратора адреса устройств ввода/вывода, шинных формирователей устройств ввода/вывода, первого и второго элементов И, трех элементов ИЛИ. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (д1) 4 G 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕПЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4417537/24-24, (22) 23.03.88 (46) 30.11.89. Бюл. У 44 (72) Н.Ф.Сидоренко, В.С.Харченко, Г.Н.Тимонькин, С.Ф.Тюрин, Б.В.Остроумов, С.Н.Ткаченко и В.И.Петренко (53) 621,503.55(088.8) (56) Пупырев Е.И. Перестраиваемые автоматы и микропроцессорные систе:мы. — M.: Наука, 1984, с. 103, 132-138.

Патент США М 4509120, кл. G 06 F 15/00, 1984.

Авторское свидетельство СССР

Р 1172455, кл. G 06 F 15/00 1984.

Авторское свидетельство СССР

9 1012205, кл. G 05 В 19/18, 1983 °

Алексенко А .Г., Галицын А.Л., Иванников А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. — М.: Радио и связь, 1984, с. 11, 109-110, 129.

Коффрон Дж. Технические средства микропроцессорных систем. - N,: Мир, 1983, с, 43, 49.

Шевкопляс Б.В. Микропроцессорные структуры. — M. Радио и связь, 1986, с. 23, рис ° 2.8.

Лазарев В.Г., Пийль Е.И., Турута Е.М. Построение программируемых: управляющих устройств. — М,: Энергоиздат, 1984, с. 69, 74-87 °

Изобретение относится к микропроцессорной технике и может быть использовано в автоматизированных системах для программного управления

„.80„„1525678 A i

2 (54) МИКРОПРОЦЕССОРНАЯ CHCTEYA ДЛЯ

ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХНОЛОП1ЧЕСКИМ ОБОРУДОВАНИЕМ (57) Изобретение относится к микропро це с со рной техник е и может быть использовано в автоматизированных системах для программного управления технологическими процессами, например, в системах числового программного управления производственных комплексов, роботов-манипуляторов и т.д. Целью изобретения является повышение производительности микропроцессорной системы путем введения режима адаптивной выборки данных.

Микропроцессорная система для программного управления технологическим оборудованием состоит из микропроцессора, тактового генератора, системного контроллера, буфера адреса, дешифратора адреса памяти, постоянной памяти, оперативной памяти, шинного формирователя оперативной памяти, дешифратора адреса устройств ввода— вывода, шинных формирователей устройств ввода — вывода, первого и второго элементов И, трех элементов

ИЛИ. 2 ил.,2 табл. технологическими процессами, например, в системах числового программного управления производственных комплексов, роботов-манипуляторов и т.д.

1,256 /8

Цель иэобретения — повышение г:ро-. изводительности микропроцессорной системы путем введения режима адаг..= тивной выборки данных. г о

На фиг. 1 изображена функциональная схема микропроцессорной системь1; на фиг. 2 — временная диаграмма рабо-ты микропроцессорной системы в режиме адаптивной выборки данных. l0

Микропроцессорная система для про-

Граммного управления технологическим оборудованием содержит микропроцес-. сор 1 с адресными выходами 1,1 входами-выходами 1.2 данных, выходами 15

1,3 управления, тактовыми входами

1,4 и 1.5 первой и второй фаз, входом

1.6 сбрОса ВхОДОм 1,/ ГОтовности и выходом 1.8 синхронизации, тактовый генератор 2. с входами 2,1 и 2,2 ?о подключения кварцевого резонатора., входом 2.3 синхронизации, тактовыми выходами 2„4 и 2.5 первой и второй фаз, выходом 2.6 сброса, выходом

2.7 готовности и вьгходом 2.8 синхро=- 25 низации, системный контроллер 3 с выходами-Входами 3.1 данньгх, являюшупися шиной данных микропроцессорной системы, и выходами -,.": управле-ния являющимися шинОЙ управления 10 микропроцессорной систе1!ы,, буфер 4 адреса с выходами 4,1 являющимися

ШИНОЙ аДРЕСа МИКРОПРОЦЕССОРНОИ СИС теIгы., Дешифратор 5 адреса памЯ ги с

ВВ1ходом 5.- l BopKJIIOHeHHH IIOCTOHHHOII < памяти и выходом 5. подключения

ОператквнОи памяти постoHHH)÷Î па"" мять 6, оперативную память 7,, шинный формирователь 8 оперативной памяти, дешифратор 9 адреса устройств ввода-. .111 вывода с выходами 9,1 подкп1очения устройств ввода †выво и Выход=-1гн 9,.29,4 шинный формировател-, 1.0 четв ройств ввода †Выво, перв гй 1:: и второй 12 элементы ИЛИ, Дешифратор

13 постоянной и- ìÿò. è,данных,, первую

14 и вторую 15 постоянную память данных, первый 16 и второ= 17 триггеры,, счетчик 18, регистр 19,, первый

20 и второй 21 элементы И, -,ðåòèé эпе- 50 мент ИЛИ 22., вход 23, являющийся входом сброса микропроцессорной системы, вход 24, являющийся входом Готовности микропроцессорной системь1, вход 25, являющийся Входом захвата

5э микропропессорной системь1„ вход 26, являющийся Входом запроса прерывания .микропроцессорной системы„ выход 27, являющийся Выходом ожидания микропро:.;ессорной системь1, выход 28, являющийся Выходом разрешения прерывания микропроцессорной системь1, входы

29, явля:ошиеся информационными вхоца1-ги микропроцессорной системы, и выходы 30, являющиеся информационными выходами микропроцессорной сис1 МЫ о

Первый 2.1 и второй 2,2 входы тактового генератора подключены к кварцевому резонатору, Пятый вход

2.3 тактового генератора 2 подключен к выходу синхронизации 1.8 микропроцессора I Первый 2.4 и второй 2.5 выходы тактового генератора 2 подключены к первому 1„4 и второму 1„5 тактовым входам микропроцессора 1 соответственно. Третий 2.6 и четвертый 2.7 выходы тактового генератбра

2 поцключены к входам сброса 1.6 и

Готовности 1.7 микропроцессора 1 соответственно, Пятый Вьгход 2.8 тактового генератора ? Подкжочен к входу синхронизации системного контроллера 3. Адресные Выходы 1.-! Микро ВОце с(О G ) подкл1очень" к инфОрмацион ны-. в".Одам буфера 4 gp . ";а Цходы

Выходы 1, 2 данных микропОоцессора 1 подк,поч ны к входам:-В;,,-,.Одам данных системного контроллера 3„Выходы уг1равления 1, 3 .слкропроцессора 1 попключены к входам управления системного контроллера 3. Первый и Второй

Входы разрешения буфера 4 адреса подкл1очены к разряду шины 3„2 управпения микропроцессорной системы "Под-тверждение захвата"„ Информационные входы дешифраторов 5 и 9 адреса памяти ь1 адреса устройств ввода-ВывоВа поцключе11ы к шине 4, адреса мик" ропроцессорной системы, Бход разрешения дешифратора 5 адреса памяти

11одкггочен к выходу первого элемента

ИБ ll, первый и второй входы которого подключены к разрядам шины 3.2 управления микропроцессорной системы

"Чтение памяти", "Запись в память," соответственно. Первый выход 5.1 дешифратора 5 адреса памяти подключен к пер1эому входу разрешения постоянной памяти 6. Второй выход 5.2 дешифратора 5 адреса памяти подключен к входу разрешения оперативной памяти

/ и к первому Входу разрешения шин:.Ого формирователя 8 оперативной памяти. Второй вход разрешения ПОСТЬЯнной памяти 6 подключен pa=-.ряду

5 15256 выходов 1.3 управления микропроцессора 1 "Прием", также подключенному к второму входу разрешения шинного формирователя 8 оперативной памяти.

Вход записи оперативной памяти 7 подключен к разряду шины 3 ° 2 управления микропроцессорной системы "Запись в память". Адресные входы постоянной 6 и оперативной 7 памяти подключены к шине 4.1 адреса микропроцессорной системы. Информационные выходы постоянной памяти 6, входы-выходы шинных формирователей 8 и !О оперативной памяти устройств ввода-вывода подключены к шине данных 3.1 микропроцессорной системы. Выходы .шинного формирователя 8 оперативной памяти подключены к входам данных оперативной памяти 7, выходы данных которой подключены к входам шинного формирователя 8 памяти. Вход paspeшения дешифратора 9 адреса устройств ввода-вывода подключен к выходу второго элемента ИЛИ 12, первый и второй входы которого подключены к разрядам шины 3.2 управления микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно. "Группа информа- 30 ционных выходов 9.1 дешифратора адреса устройств ввода-вывода. 9 подключена к первым входам разрешения соответствующих шинных формирователей

10 устройств ввода-вывода, вторые входы разрешения которых подключены к разряду шины 3.2 управления микропроцессорной системы Ввод из устройства ввода". Выходы шинных формирователей 10 ввода-вывода являются и 4р информационными выходами 30 микропроцессорной системы, а их входы являются информационными входами 29 микропроцессорной системы. Информационные входы дешифратора 13 посто- 45 янной памяти данных подключены к шине 4.1 адреса микропроцессорной системы, а его вход разрешения подключен к разряду шины 3.2 управления микропроцессорной системы "Чтение памяти".

Выход дешифратора 13 постоянной памяти данных подключен к первым входам первого 20 и второго 21 элементов P.. Второй выход 9.2 дешифратора адреса устройств ввода-вывода подключен к входу установки первого триггера 16, Третий выход 9.3 дешифратора адреса устройств ввода-вывода подключен к.первому входу третьего эле78 6 мента ИЛИ 22, второй вход которого подключен к третьему выходу 2.6 тактового генератора 2. Четвертый 9.4 выход дешифратора адреса памяти 9 подключен к входу установки второго триггера 17. Выход третьего элемента

ИЛИ 22 подключен к входам сброса первого 16 и второго 17 -триггеров, счетчика 18 и регистра 19. Выход первого триггера 16 подключен к вторым входам первого 20 и второго 21 элементов И, Выход второго триггера 17 подключен ко входу синхронизации регистра 19.

Выход первого элемента И 20 подключен к первому входу разрешения первой постоянной памяти 14 данных, второй вход разрешения которой .подключен к разряду шины 3.2 управления микропроцессорной системы "Чтение памяти",подключенному также к второму входу разрешения второй постоянной памяти 15 данных. Выход второго элемента И 21 подключен к первому входу разрешения второй постоянной памяти

15 данных, а также к счетному входу счетчика 18. Выходы счетчика 18 подключены к первой части адресных входов второй постоянной памяти 15 данных, к второй части которых подключены выходы регистра 19. Выходы первой

14 и второй 15 постоянной памяти данных, а также входы регистра 19 подключены к шине данных 3.1 микропроцессорной системы. Адресные входы первой постоянной памяти 14 данных подключены к шине адреса 4.1 микропроцессорной системы.

Микропроцессорная система для программного управления технологическим оборудованием работает следующим образом.

Обычный режим работы.

В этом режиме тактовый генератор

2 (фиг. 1) формирует две неперекрывающиеся тактовые последовательности, которые с его выходов 2.4 и 2.5 поступают на тактовые входы первой 1.4 и второй 1.5 фаз микропроцессора 1.

Стабильность тактовой частоты обеспечивается кварцевым резонатором, подключенным к входам 2.1 и 2.2 тактового генератора 2.

Микропроцессор 1 генерирует сигналы адреса, данных и управления после подачи сигнала сброса на соответствующий его вход 1.6, причем внешний сигнал сброса с входа 23 микропроцессорной системы стробируется в

20 тактовом генераторе 2 и пост„.пает на его выход 2.6, после установления уровня "1" на входе ?4 готовности микропроцессорной системы, причем сигнал готовности стробируется в так= товом генераторе 2 и с его выхода

2,7 поступает HB вход 1,7 готовности микропроцессора 1, Если же на входе

24 микропроцессорной системы установ- 1 лен сигнал "0", то на выходе 27 микропроцессорной системы устанавливается сигнал "1", свидетельстзующий о том, что микропроцессор 1 находится в режиме ожидания готовности.

Микропроцессор 1 выдает слово состояния на шину 1.2 данных по синхро-сигналу на соответствующем выходе

1.8, поступающему на вход 2,3 тактового генератора 2 в первом такте каждого машинного цикла, а стробированный по первой фазе сигнал синхронизации (системный строб) с выхода

2.8 тактового генератора 2 поступает на вход синхронизации системного контроллера 3, в который записывается слово состояния микропроцессора с входов — выходов 1,2 данных микропроцессора l. Системный контроллер

3 по слову состояния и сигналам на выходах 1,3 управления микропроцес"сора 1 формирует шину управлекия 3,2 микропроцессорной систеьь . а также шину данных 3.1 микропроцессорной "истемы, обеспечивая ее требуемую нагру-зочную способность и двунаправленность передачи данных на входах-выхорах 1.2 данных микропроцессора 1, Буфер 4 адреса формирует по адресным сигналам на соответствующих выходах 1.1 микропроцессора шину 4.1 адреса микропроцессорной системы, обеспечивая ее требуемую нагрузочную способность.

Микропроцессорную систему можно перевести в режим прерывания и захва-. та подачей соответствующих сигналов на входы 25 и 26. При переходе в ре-жим прерывания с выхода 28 снимается сигнал разрешения прерывания„ При переходе микропроцессорной системы в режим захвата на соответствующем ра"=ряде выходов 1.3 управления микропроцессора 1 так же, как и на шине 3.2 управления микропроцессорной системы, устанавливается сигнал подтверждения захвата, который по первому и второму, входам управления переводит выходы буфера адреса 4 в высокоимпедансное состояние. По этому сигналу выходы системного контроллера 3, выходы 1 ° I адреса, входы-выходы 1,2 данных микропроцессора 1 переводятся в высокоимпедансное состояние. Режимы захва a H rðeðûâàíHÿ в предлагаемой микропроцессорной системе не используются.

Микропроцессор 1 считывает и выполняет программу, записанную в постоянной памяти 6 либо в оперативной памя"ти 7. При этом дешифратор 5 адреса памяти дешифрирует адрес, выставленный на шине 4,1 адреса микропроцессорной системы, если на шине 3.2 управления выставлен один из сигналов "Чтение памяти, "Запись в память"„ при этом активизируется выход первого элемента ИЛИ 11 и вход управления дешифратора 5. Если на шине 4.1 адреса микропроцессорной системы выставлен адрес постоянной памяти 6, то активизируется выход 5.1 дешифратора 5 и первый вход управления постоянной памяти 6.

Если на шине адреса 4,.1 микропро цессорной системь: выставлен адрес оперативной памяти 7, то активизирует< я выход 5.2 дешифратора 5. вход управления оперативной памяти 7 и первый вход управления шинного формирователя 8 оперативной памяти.

Выходы постоянной памяти б подклю-чаются к шине 3,2 данньгх микропроцес-сорной системы, если активизирован,, кроме первого входа управления, второй вход управления сигналом "Прием с соответствующего разряда выходов 1.3 управления микропроцессора

Данные считываются из ячеек постоянной памяти 6 в микропроцессор 1 по .пине 3.2 данных микропроцессоркой системы через входы-выходы данных системного контроллера ка входы-выходы 1.2 данных микропроцессора 1 в соответствии с адресами, постугающиьи на адресные входы с шины 4.1 адреса микропроцессорной системы.

Дпя считывания данных из оперативной памяти 7, кроме активизирования ее входа. управления, на ее вход записи пода. ется сигнал "0" с соответствующего разряда шины 3.2 управления микропроцессорной системы "Запись в память", а второй вход управления шинного формирователя 8 оперативной памяти активизируется разрядом выходов 1.3 управления микропроцессорд 1

"Прием". Это переводит шинный формя 1525б78

20 рователь 8 памяти в режим приема, т.е. организуется передача данных с выходов оперативной памяти 7 на шину

3.1 данных микропроцессорной систе5 мы. Данные считываются из ячеек оперативной памяти 7 в микропроцессор 1 по шине 3.1 данных микропроцессорной системы в соответствии с адресами, ;поступающими на ее адресные входы с

,шины 4.1 адреса микропроцессорной системы.

Микропроцессор 1 может записывать данные в оперативную память 7, при этом шинный формирователь 8 оператив- 1 ной памяти по второму входу управления, с которого снимается активный. уровень сигнала соответствующим разрядом выходов 1.3 управления микропроцессора 1, переводится в режим ввода данных с шины 3.1 данных микропроцессорной системы.

Оперативная память 7 по входу записи, который активизируется соответствующим разрядом "Запись в память" 25 шины 3.2 управления микропроцессорной системы, переводится в режим записи. Данные с шины данных 3.1 микропроцессорной системы записываются в ячейки оперативной памяти 7 в соот- 30 ветствии с адресными сигналами, поступающими на адресные входы с шины

4.1 адреса микропроцессорной системы.

При отсутствии активных уровней управляющих сигналов выходы постоянной памяти 6 и выходы-входы шинного формирователя 8 оперативной памяти находятся в высокоимпедансном состоянии и отключены от шины 3.1 данных

-микропроцессорной системы. 40

Микропроцессорная система вводит данные со своих информационных входов 29 или выводит данные на свои информационные выходы 30. Дешифратор

9 адреса устройств ввода-вывода де- 4 шифрирует адрес, выставленный на шине 4.1 адреса микропроцессорной системы, если активизирован его вход управления выходом второго элемента

ИЛИ 12 при активизировании его входов 50 од .им из сигналов "Ввод из устройства ввода", пВывод в устройство вывода" на соответствующих разрядах шины 3.2 управления микропроцессорной системы. 5

Выходы дешифратора 9 адреса управления ввода-вывода активизируют второй вход разрешения одного из шинных формирователей ввода-вывода, соответствующего адресу, поступающему на адресныс входы деш1ю>ратора 9 адреса устройств ввода-вывода.

Режим работы (ввод или вывод} шин.ных формирователей устройства взодазывода определяется сигналом на вторых входах разрешения, т.е. соответствуощим разрядом "Ввод из устройства ввода" пины 32 упргвления микропроцессорной системы. В режиме ввода данные с информационных входов 29 микропроцессорной системы поступают на входы cooòзетствующего шинного формирователя устройства взоца-вывода, а с его входов-выходов на шину 3.1 данных микропроцессоров системы, через системный контроллер 3 в микропроцесc0p 1 по его входам-выходам данных»

В режиме вывода данны из микропроцессора 1 по входам-выходам 1.2 данных, через системный контроллер

3, по шине 3.1 данных микропроцессорной ды соответствующего шинного формирователя устройства ввода-вывода, а с его выходов — на информационные входы микропроцессорной системы.

При отсутствии активных уровней сигналов управления шинные формирователи устройства ввода-вывода отключены от шины данных (находятся з высокоимпедансном состоянии).

Микропроцессорная система реализует алгоритм моделирования программируемой логической матрицы, являющийся стандартным для вычисления систем булевых функций, описывающих закон управления технологическим оборудованием. Тгкой алгоритм оформлен в виде процедуры PLA на языке высокого уровня для микропроцессоров PL/N.

При этом входной вектор состояния технологического оборудования вводится с порта (портоз) ввода, а выходной вектор управляющих сигналов выводится на порт (порты) вывода аналогично описанному.

Обработка конъюнктивных термов системы булевых функций заключается в вычислении значений каждого терма нсзависимо от их значений на различных наборах входных вектороз.

Режим реализации адаптивной выборки данных, В этом режиме микропроцессорная с, система работает аналоги но обычному

-;:киму, выполняя программу моделиро1525678 вания программируемой логической ,матрицы. Обнаружив, что конъюнктив1 ,ный терм системы булевых функций,, которые описывают закон управления технологическим оборудованием, равен

:1, микропроцессор 1 выполняет коман;ду вывода по адресу триггера 16. При ,этом выводимая информация, т.е, со, держимое аккумулятора, не имеет значения, важен факт возбуждения выхода

9.2 дешифратора 9 адреса устройств ввода-вывода. Поэтому устанавливается триггер 17, обнуленный в начале работ системным сбросом. На выходе триггера 16 (инверсном) устанавливается напряжение "0", поэтому по второму входу элемент И 20 блокируется, а элемент И 21 подготавливается к работе.

Далее микропроцессор 1 выводит по 20 адресу триггера 17 адрес следующего конъюнктивного терма. При этом активизируется выход 9.4 дешифратора 9 адреса устройств ввода-вывода и устанавливается второй триггер 17, обну- 25 денный в начале работы системным сбросом с выхода третьего элемента

ИЛИ 22, Вследствие этого в регистр 19 по информационным входам с шины 3.1 данных микропроцессорной системы пе- 30 редним фронтом сигнала на выходе ,второго триггера 17 записывается ад. рес следующего конъюнктивного тер. ма.

Так как установлен первый. триг гер 16 и блокирован по второму входу, элемент И 20, то постоянная память 14 отключается от шины данных, т.е.

I ее выходы переводягся в высокоимпедансное состояние. Далее Микропроцес- 10 сорная система продолжает реализовать программу моделирования программируемой логической матрицы, которая за исключением команд вывода по адресу триггера 16 и вывода адреса следу- 45 ющего конъюнктивного терма по адресу регистра 19 и сброса в том случае, если очередной вычисленный конъюнктивный терм равен 1 соответствует стандартной, Микропроцессор выставляет на 50 шине 4.1 адрес очередной ячейки памяти данных, т.е. очередного конъюнктивного терма, при этом активизируется выход дешифратора 13 постоянной памяти данных. Однако, так как установлен триггер 16, не активизируется первый вход разрешения первой постоянной па, мяти 14 данных, а активизируется пер вый вход разрешения второй постоянной памяти 15 данных, второй вход разрешения которой активизируется соответствующим сигналом "Чтение памяти" шины управления. Во второй постоянной памяти 15 данных по адресу, установленному на выходах счетчика 18 и регистра 19> записаны данные о конъюнктивных термах, не ортогональных вычисленному. Изменение состояния счетчика 18 происходит по заднему фронту сигнала на выходе дешифратора 13, Следовательно, после обнаружения единичного конъюнктивного терма выборка данных осуществляется из второй постоянной памяти 15 данных по адресам, формируемым счетчиком 18 со смещением, обеспечиваемым регистром 19. В этом случае микропроцессорная система обрабатывает подмножество данных меньшей мощности, а именно подмножество конъюнктивных термов, неортогональных вычисленному первому единичному. При обнаружении в этом подмножестве нового единичного терма микро-. процессорная система обрабатывает то же подмножество данных, так как первый 16 и второй 17 триггеры уже установлены и очередные команды вывода по их адресам не изменяют их состояния, Обработка данных заканчивается при обнаружении маркера окончания вычислений, который завершает каждое из подмножеств данных, записанных во второй постоянной памяти 15. Обнуле" ние первого 16 и второго 17 триггеров, регистра 19 и счетчика 18 обеспечивается командой вывода при возбуждении выхода 9.3 дешифратора 9 адреса устройств ввода-вывода.

В том случае, если ни один из конъюнктивных термов не равен 1, микропроцессорная система продолжает обрабатывать данные, расположенные в первой постоянной памяти 14 данных до обнаружения маркера окончания вычислений, который завершает полный массив данных.

Таким образом, сокращается среднее время обработки массива данных, кодирующего конъюнктивные термы системы булевых функций, описывающей закон управления технологическим оборудованием, на потоке входных векторов состояния технологического оборудования.

Рассмотрим пример конкретной реализации микропроцессорной системы для программного управления техноло13

1525678

Продолжение табл.1! 1 1

О 0 0

1 0 0

0

3 2Х1

7

1 0 1

0 0 0

1 0 0

0

0 х3х1

1 0 1

0 0 0

0 1 0

11

0

0 х х„

12

13

1 l 0

0 1 0

0 1 1 хзхэ

; !6

18, l9

20! 1 1

0 0 1

0 1 0

1 0 0

1 0 0

О 1 0

0

1!!6

Тс

3 2

М7

Х3 Хо

21

22

1 1 1

1 1 1

0 0 1

0

Tss

ХЭ Х2Х

1 О 1

0 0 1

0 0 !

0

24

30

Х3 Х1

1 0

0 1 0

0 1 !

27

28

Dto

Т, М °

Х Х2Х Х 1 0 0

1 0 О

0 0 l

31

D11

Т„

М11

Хзхо

0 0 0

Маркер окончания вычислений б л и:ц а 2

Т а

Терм

Адрес 16 а а, а2

Обозначение

Терм

Адрес

10 а3 а2а, ао

0

0 3 0 Q

0 3 0 1

0 3 0 2

0 3 0 3

0 3 0 4

О 3 0 5

0 3 0 6 х х

3 о

Маркер х х х

0 гическим оборудованием, реализующей закон управления, который описывается следующей системой булевых функций:

Е Х Х,Х,НХ Х Х,Х,НХЗХ,;

Z1 3XXT VXX3XX2VXX3X XgXXlV XX3XXО /ХЭ ЯX X XXÎ У

z -

1-ХЗХ Н Х3Х2Х1НХЗХ1 IХ3Х1Хт ХОНХ ХО Э

3 2Х1Х +X3X нх3хон Х1 X2X1хо °

Выпишем неповторяющиеся конъюнк" тивные термы:

Х2Х1Хо1 ХЗХ Х1Xe у ХЗХ1 Х3Х11

ХЗХ Х1 Хзхо 1 Х Х2Х11 ХЗХ11 ХЗХ2Х1хо t х3хо.

Присвоим им порядковые номера

l-ll и составим матрицу неортогональности с учетом порядкового номера, т.е. учитывается неортогональность по отношению только к последу- 20 ющим по номеру термам:

2 3 4 5 6 7 8 9 10 11

1 1 1

2 1

3 1 1 1

4 1

5 I 1

6 1

7 I

8 1

Матрица неортогональности показьг .вает, какие конъюнктивные термы необходимо вычислять, если терм, номер которого соответствует номеру строки, равен "1". Остальные термы не подлежат вычислению, так как они ор- 40 тогональны данному терму и, соответственно, равны "0".

В первой постоянной памяти 14 данных имеются константы D (вьщеления значащих разрядов), Т, (выде- 45 ления прямых значений переменных), М;

1 (значений системы функций при равенстве конъюнктивного терма "1"), где — номер терма (см. табл. 1).

Таблица 5р

О 0 1 1 1 В

1 0 0 0 1 Т1

2 1 0 0 1 М, D2

Т, М2

Р3

Т

М

01

Т !

И

Tsi

Разместим информацию во второй постоянной памяти 15 данных в соответствии с матрицей неортогональности (табл. 2).

16

1525678

Продолжение табл.2

Продолжение табл.2

0 6 О

О 6 О

0 6 О

1 О

О О

О 0

0 О

0 1

1 0

2 0

3 О х х„ х х, Маркер

Маркер

6 О. О

О 1

О 1

О 1

9 О О 1

9 0 1 1

9 О 2 О хъх1

Маркер х5хО

1 О

1 О

1 0

9 0 3 1

9 0 4 1

9 0 5 0 хэх1х 1 ххх, Маркер

О 1

0 0

1 О

О О

9 0 6 1

9 О 7 1

9 0 8 О

9 0 9 0

О

О

О

0

О

О х 3ХО

Маркер х х, Маркер

0 О

О О

1 1

0 О

С О О 1

С 0 1 О

С О 2 О

C 0 3 О

О

О

О

Маркер

Маркер х х

Маркер

О 1

0 1

0 1

F О О 1

F 0 1 1

F 0 2 О

О

О

0 х 3ХО

1 0

F О 3 1

IN РОЕТ Ф

M0V В,А

ADA: MVI С, Ф

LXI Y. TABL

MOV В,А

ANA М

NEXT! INX Н

XRA М

INX Н

INZ

0UT

MOV

OUT

MOV

0RA

M0V

CHECK! INX

SUB

ADD

INZ

MOV

0UT

OUT

RET

TABL: DB

CHECK

PORT2

А,Т

PORT3

А,С

С,А

Н

А

NEXT

А,С

PORT 1

PORT4

О F О 4 0 0 1 О

О F О 5 0 0 1 0

0 F 0 6 О О 0 0

1 2 0 О 1 О 1 0

1 2 О .1 0 0 1 О

1 2 0 2 О О 1 0

1 2 0 3 О 0 0 0

1 5 0 0 1 1 1 0

1 5 О 1 1 1 1 О

1 5 0 2 0 0 1 О

1 5 О 3 0 0 О 0

1 8 О 0 1 О 0 1

1 8 0 1 1 0 О 0

1 8 0 .2 О О 1 0

1 8 0 3 О 0 0 0

1 Е О О О 0 0 0

2 1 О О О 0 0 0

Программа моделирования программируемой логической матрицы при использовании описанного режима адаптивной выборки данных выглядит следу ющим образом:

Ввод входного вектора

Запомнить входной вектор

Обнулить регистр результата

Инициализация памяти

Выделить значащие переменные

Инкремент указателя памяти

О, если терм равен 1

Вывод по адресу первого триггера

Адрес следующего терма в А

Вывод по адресу регистра

Формирование выходных сигналов

Обнулить аккумулятор

Есть маркер окончания?

Нет, вычислить следующий терм

В А — выходной сигнал

Вывод управляющего сигнала

Обнуление триггеров, регистра, счетчика

Возврат

Маски, описывающие конъюнктивные термы

)525678

Следовательно, за исключением четырех команд OUTPORT 2, МОЧА, Ь, OUT

PORT 3,4 программа соответствует известной.

Таким образом, микропроцессорная система обеспечивает сокращение временных затрат на вычисление закона управления технологическим оборудованием, заданным системой булевых функций, более чем в 1,6 раза.

Формула изобретения

Микропроцессорная система для 15 программного управления технологическим оборудованием, содержашая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную 20 память, оперативную память, шинный формирователь оперативной памяти, дешифратор адреса устройств ввода-вывода, шинные формирователи устройств ввода-вывода, первый и второй элемен- 25 ты ИЛИ, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый входы тактового генератора являются входами сброса и готовности 30 микропроцессорной системы соответственно, пятый вход тактового генерато:ра подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора соответственно, третий и четвертый выходы тактового генератора подключены к входам сброса .и готовности микропроцессора сост- 40 ветственно, пятый и шестой входы микропроцессора являются входами захвата и запроса прерывания микропроцессорной системы соответственно, первый и второй выходы микропроцессора яв- 45 ляются выходами ожидания и разрешения прерывания микропроцессорной системы соответственно, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, 5р адресные выходы микропроцессора подключены к информационным входам буфера адреса, входы-выходы данных микропроцессора подключены к входам-выходам данных системного контроллера, 55 выходы управления микропроцессора подключены к входам управлеиия системного контроллера, выходы-входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, первый и второй входы разрешения буфера адреса подключены к разряду шины управления микропроцессорной системы иПодтверждение захвата", выходы буфера адреса являются шиной адреса микропроцессорной системы, информационные входы дешифраторов адреса памяти и адреса устройств ввода-вывода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента HJIH первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись в память" соответственно, первый выход дешифратора адреса памяти подключен к первому входу разрешения постоянной памяти, второй выход дешифратора адреса памяти цодключен к входу Разрешения оперативной памяти и первому входу разрешения шинного формирователя оперативной памяти, второй вход разрешения постоянной памяти подключен к разряду выходов управления микропроцессора

11 ll

Прием, а также подключенному к второму входу разрешения шинного формирователя оперативной памяти, вход записи оперативной памяти подключен к разряду шины управления микропроцессорной системы "Запись в память", адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, информационные выходы постоянной памяти, входы-выходы шинных формирователей оперативной памяти и устройств ввода-вывода подключены к шине данных микропроцессорной системы, выходы шинного формирователя оперативной памяти подключены к входам данных оперативной памяти, выходы данных которой подключены к входам шинного формирователя памяти, вход разрешения дешифратора адреса устройств ввода-вывода подключен к выходу второго элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Ввод из устройства ввои и ll да, Вывод в устройство вывода соответственно. группа информационных выходов дешифратора адреса устройств!

1525678 звода-вывода подключена к первым входам разрешения соответствующих шинных формирователей ввода-вывода, торые входы разрешения подключены к азряду шины управления микропроцессорной системы "Ввод из устройства вода", выходы шинных формирователей вода-вывода являются информационнывыходами микропроцессорной системы 1О их входы являются информационными ходами микропроцессорной системы, т л и ч а ю щ а я с я тем, что, целью повышения производительноси микропроцессорной системы, дополительно содержит дешифратор постонной памяти данных, первую и вторую остоянные памяти данных, первый и торой триггеры, счетчик, регистр, ервый и второй элементы И и третий 20 лемент ИЛИ, причем .информационные ходы дешифратора постоянной памяти анных и дешифратора адреса устройств вода-вывода подключены к шине адреа микропроцессорной системы, вход 25 азрешения дешифратора постоянной амяти данных соединен с разрядом

"Чтение памяти" шины управления,выход дешифратора постоянной памяти анных подключен к первым входам пер- 30 вого и второго элементов И, второй . выход дешифратора адреса устройств ввода-вывода подключен к входу установки первого триггера, третий выход дешифратора адреса устройств вводавывода подключен к первому входу третьего элемента ИЛИ, второй вход которого подключен к третьему выходу тактового генератора, четвертый выход дешифратора адреса памяти подключен к входу установки второго триггера, выход третьего элемента ИЛИ подключен к входам сброса первого и второго триггеров, счетчика и регистра, выход первого триггера подключен к вторым входам первого и второго элементов И, выход второго триггера подключен к входу синхронизации регистра, выход первого элемента И подключен к первому входу разрешения первой постоянной памяти данных, второй вход разрешения которой подключен к разряду шины управления микропроцессорной системы "Чтение памяти", подключенному также к второму входу разрешения второй постоянной памяти данных, выход второго элемента И подключен к первому входу разрешения второй постоянной памяти данных, а также к счетному входу счетчика, выходы счетчика подключены к первой группе адресных входов второй постоянной памяти данных, к второй группе которых подключены выходы регистра, выходы первой и второй постоянной памяти данных, а также входы регистра подключены к шине данных микропроцессорной системы, а адресные входы nepl вой постоянной памяти данных подключе:ны к шине адреса микропроцессорной системы, 1525678

1525678

Ю4

Ф4 ф с6

Составитель С.Зубков

Техред M. Дндык Корректор О.Кравцова

Р< дактор Л.Пчолинская 3; каз 7226/44 Тираж 788 Подписное

ВфИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101