Таймер
Изобретение относится к автоматике и вычислительной технике, в частности может быть использовано в системах контроля за технологическими процессами. Отличительной особенностью таймера является то, что он позволяет контролировать временные процессы, протекающие одновременно. Отсчет времени для каждого процесса происходит независимо. Целью изобретения является расширение функциональных возможностей за счет обеспечения временного контроля процессов. Поставленная цель достигается введением блоков 1, 3 памяти, счетчика 4, селектора 7, сумматора 8, блока 9 сравнения, триггера 11, элемента И 15, элемента НЕ 17. 2 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (su W С 06 Р 1/04
ДflsA p ynp, г
pi ó i
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4253299/24-24 (22) 01.06.87 (46) 30.1! .89. Бюл. Р 44 (72) С.Ю.Воронков и А.Х. Давлетбоков (53) 681.3(088.8) (56) Авторское свидетельство ССС?
Р 1003025, кл. С 05 В 19/18, 1981.
Авторское свидетельство СССР
Р 1357939, кл. G 06 Г 1/04, 1985, (54) ТАЙМЕР (57) Изобретение относится к автоматике и вычислительной технике, в частности, может быть использовано в системах контроля за. технологическиЛ0, > 5 5695 А 1
2 ми процессами. Отличительной особенностью таймера является то, что он позволяет контролировать временные процессы, протекающие одновременно.
Отсчет времени для каждого процесса происходит независимо. Целью изобретения является расширение функциональных возможностей эа счет обеспечения временного контроля процессов.
Поставленная цель достигается введением блоков 1, 3 памяти, счетчика 4, селектора 7, сумматора 8, блока 9 сравнения, триггера 11, элемента И
15, элемента НЕ 17. 2 ил.
1525695
Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах контроля за технологическими процессами. 5
Цель изобретения — расширение функциональных: возможностей за счет обеспечения временного контроля процессов.
На фиг. 1 представлена функцио нальная схема таймера; на фиг. 2 временные,циаграммы.
Таймер содержит блоки il, 2 гамяти и 3 па."!s.ти, счетчик 4, бла.с 5 синхро9 низац m, мультиплексор 6„ селектор 7, 15 ! СУNMBTop 8, блок 9 сравнения, 73I Блок 5 синхронизации имеет счетчик 25, дешифратор 26, счетчик 27 и выходы 28-31. Таймер работает следующим образом. Тактовым генератором 10 производит- 30 ся тактирование счетчика 25, состояние которого дешифрируется,цешифратором 26, который вырабатывает сигналы управления„ которые управляют работой всего таймера. Счетчик 27 последовательно опрашивает ячейки памяти блоков 1 и 2. Информация с блока 2 памяти поступает на группу входов блока 9 сравнения, на вторую группу входов которого подается информация со счет- 40 чика 4, на выходе блока 9 формируется сигнал сравнения, если состояние счетчика 4 и состояние опрашиваемой ячейки блока 2 равны. С появлением сигнала сравнения происходит запись номе- 45 ра процесса, который был опрошен, в блок 3 памяти с организацией FI,FO, Память с организацией Fl FO работает следуюшим образом. В начальный момент память очищена 50 tt t1 и на е е выходе 2 4 установлен 0, сооб щающий, что память пуста . При подаче н а вход разрешения з апи си и амя ти F 1 . F O с тро б а по и ер едн ему фронту происходит з апис ь данных, установленных н а информационном входе, ь- первый ре гис т р памяти . По окончании с т роб а „ т, е . по заднему фронту, э ти данные записываются в последний (и-й ) р егистр памяти FI.FO при этом на выходе 24 устанавливается "1", сообщающая о том, что в памяти FI.FO появи— лись данные, При подаче нового строба записи новые данные записываются в (n-1)-й регистр памяти Fl FO и т,д. При считывании информации на вход разрешения чтения подается строб, по переднему фронту которого данные, находящиеся в последнем регистре, устанавливаются на информационном выходе памяти FI.FO, а по заднему фронту происходит перезапись информации в регистрах: из (п-1)-ro в и-й из (n-2)-ro в (n-1)-й из (и-3)-ro в (и-2)-й и т.д. Когда вся информация считана, на выходе 24 устанавливается "0". Цикл опроса блока 2 памяти составляет величину одного такта счетчика 4, который тактируется счетчиком 27. Время опроса одного процесса состоит из четырех тактов. Первый такт — такт записи времени окончания процесса в ячейку памяти блока 2 по адресу, выставленному на группе 20 входов. Если процесс запущен, то в блоке 1 памяти по этому же адресу ячейки памяти переводят из пассивного состояния в активное. Счетчик 25 циклов блока 5 синхронизации устанавливается в такое состояние, при котором на выходе 28 имеется "1", а на выходах 29-31 — "0". На выходе элемента И 14 формируется сигнал, который поступает на управляющие входы селектора 7, открывая их по первой группе входов, на вход расширения записи блока 2 и на вход элемента ИЛИ 16, на выходе которого формируется сигнал разрешения записи, поступающий на вход разрешения записи блока 1. Блоки 1 и 2 памяти переходят и режим записи информации, на их адресные входы поступает информация с группы 20 входов через мультиплексор 6. В блоке 1 памяти происходит запись информации о состоянии процесса через мультиплексор 7 по входу 19 запуска, В блок 2 памяти записывается информация, поступающая с выхода сумматора 8, на входы которого поступает информация со счетчика 4 и с группы 18 входов. В этом такте информационные выходы блока I памяти и блока 2 памяти находятся в закрытом состоянии. Второй такт — такт проверки состояния процесса, сравнение состояния 152569> счетчика 4 и состояния ячейки памяти блока 2. В этот такт тактовый генератор 10 вырабатывает новый импульс, который устанавливает на счетчике 5 такое состояние,при котором на выходе 29 дешифратора 26 блока 5 синхронизации устанавливается "1", а на остальньгх выходах — "0". По сигналу выхода 28 блока 5 синхронизации пер- 10 вый мультиплексор 6 и селектор 7 переключаются по второму входу. На адресные входы блоков и 2 памяти через мультиплексор 6 поступает информация со счетчика 27, а на входе разрешения чтения снимается сигнал с выхода 29 блока 5, переводящий блоки 1 и 2 памяти в режим считывания информации. На одной группе входов блока 9 сравнения устанавливается состояние с блока 2 памяти, на другой группе входов — состояние счетчика 4 ° Если эти два состояния одинаковы, то блок 9 сравнечия формирует сигнал равенства, который поступает на вход 25 элемента И !2, а на другой вход че-! рез элемент НЕ 17 поступает иншовмация о состоянии процесса. Если процесс активен, то на входе триггера 11 ус танавливается "1", сформированная íà 30 выходе элемента И 12. По заднему фронту сигнала с выхода 29 блока 5 синхронизации,-"поступающего на вход синхронизации триггера 11, триггер 11 запоминает это состояние на следующий такт ° Третий такт — такт записи номера процесса, который закончился, в буферную память 3. Счетчик 25 устанавливается в такое состояние, при ко- 40 тором на выходе 30 блока 5 синхронизации имеется "1", а на выходах 2831 блока 5 синхронизации — "0". Сигналом с выхода 30 открывается элемент И 13 по первому входу, на втором входе устанавливается состояние триггера 11. Сформированный сигнал с выхода элемента И 18 переводит блоки 3 и т --.. памяти s режим записи посредством подачи сигнала на вход разрешения записи блока 3 памяти. Ячейка памяти, соответствующая номеру процесса, переводится в пассивное состояние. Если произошла запись номера закончившегося процесса, на выходе 24 устанавливается "1", элемент И 15 открывается по первому входу, Четвертый такт — такт считывания информации из блока 3 памяти. В этом такте счетчик 25 установится в такое состояние, при котором на выходах 28 29 и 30 устанавливается "0", а на выходе 31 дешифратора 26 блока 5 синхронизации — "1 . Элемент И 15 открывается по входу, соединенному с выходом 31 блока 5 синхронизации. На выходе элемента И 15 формируется сигнал 24 признака достоверной информации. Если внешнее устройство готово к принятию информации, оно устанавливает сигнал на входе 22, соединенном с входом разрешения чтения блока 7 памяти, на группе выходов 23 устанавливаются данные с группы выходов блока 3. По заднему фронту сигнала с . выхода 31 блока 5 синхронизации счетчик 27 устанавливается в новое состояние. Ф о р м у л а изобретения Таймер, содержащий тактовый генератор, блок синхронизации, три элемента И, первый блок памяти; мультиплексор и элемент ИЛИ, причем выход тактового генератора соединен с тактовым входом блока синхронизации, первый выход блока синхронизации соединен с первым входом первого элемента И, выход которого соединен с управляющим входом мультиплексора, о т л ич а ю шийся тем, что, с целью расширения функциональных возможностей таймера за счет обеспечения временного контроля процессов, в него введены два блока памяти, элемент НЕ, сумматор, блок сравнения, четвертый элемент И, триггер, счетчик и селектор, причем второй выход блока синхронизации соединен с синхровходом триггера, с входом разрешения гашения первого блока памяти, с входом разрешения гашения второго блока памяти, третий выход блока синхронизации соединен с первым входом второго элемента И, четвертый выход блока синхронизации соединен с первым входом третьего элемента И, пятый выход блока синхронизации соединен со счетным входом счетчика, группа разрядных выходов которого соединена с пер-вой группой информационных входов блока сравнения и первой группой входов сумматора, вторая группа входов. которого является группой входов задания длительности временного интервала таймера, группа выходов сумма.тора соединена с первой группой ин1525695 Составитель Н.Торопова Редактор Л.Пчолинская Texpep, N.Äèäûê Корректор Т.Палий Заказ 7227/44 Тираж бб8 Подписное В КИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 I формационных входов второго блока п"мяти, группа выходов которого соединена с второй группой информационных входов блока сравнения„ выход равенства которого соединен с первым входом четвертого элемента И, вто вой вход которого соединен с выходом .лемента НЕ, вход которого соединен выходом первого блока памяти, выод триггера соединен с первым инормационным входом селектора, второй нформационный вход которого являтся входом запуска таймера, выход с електора соединен с вторым входом торого элемента И и с информационным входом первого блока памяти, руппа выходов блока синхронизации оединена с первой группой информаионных входов мультиплексора и с руппой информационных входов третьео блока памяти, группа выходов коорого является группой выходов номеа процесса таймера, вход разрешения чтения третьего блока памяти является входом разрешения чтения таймера, вторая группа информационных вхс— дов мультиплексора является гругпой ьходов номера интервала таймера, выход первого элемента И соединен с управлякицим входом селектора, с входом разрешения записи второго блока памяти и с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И и с входом разрешения записи третьего блока памяти, второй выход которого соединен с вторым входом третьего элемента И, выход которого является выходом признака достоверной информации таймера, выход элемента ИЛИ соединен с входом разрешения записи первого блока памяти, группа выходов м ультиплексора соединена с группами адресных входов первого и второго блоков памяти, выход четвертого элемента И соединен с информационным входом три гера.
