Устройство для решения систем линейных дифференциальных уравнений

 

Изобретение относится к вычислительной технике и может быть использовано для решения систем дифференциальных уравнений, предназначено для работы в системах реального времени в составе специализированных процессоров или цифровых интегрирующих машин. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство для решения систем линейных дифференциальных уравнений по авт. св. N 1252792 содержит с третьей по (3N+2) - ю группы элементов И (где N - порядок матрицы системы уравнений) и с первого по N - й блоки суммирования. Интегрирование решаемых уравнений в устройстве производится по модифицированному алгоритму экстраполяционно-интерполяционного метода Адамса. 1 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОциАлистических

РЕСПУБЛИК

09> (11) (5D 4 G 06 F 15/324

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BTOPCHGMV СВИДЕТЕЛЬСТВУ п-й блоки 21-2д сдвига, с первой по и-ю группы накапливающих сумматоров

3,-3„, с первой по и-ю группы элементов И 4 -4, с первой по и-ю группы сумматоров 5 -5„, с первого по и-й кодирующие элементы 6 -6„ выделения старшего значащего разряда, с (и+1)-й по 2п-ю группы сумматоров 7„ -7>, с первого по и-й дешифраторы 8,-8, с (n+1)-й по 2п-ю группы накапливающих сумматоров 91-9„, с (и+1)-й по 2п-ю группы элементов И 10 -10д, счетчик

11, блок 12 элементов И, регистр 13 шага интегрирования, коммутатор 14 приращений и знаков, элемент ИЛИ 15, блок 16 анализа, блок 17 управления, вход 18 сигнала начала работы, выходы

19 -19п результата устройства, входы 20 шага интегрирования устройства, с первого по и-й блоки 21 -21я

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ пО изОБРетениям и ОтнРытиям

ПРИ ГКНТ СССР

1 (61) 1252792 (21) 4416016/24-24 (22) 29.04,88 (46) 30 11,89. Бюл, В 44 (71) Институт кибернетики им. В,М,Глушкова . (72) Л.Г,Козлов (53) 681.325(088.8) (56) Авторское свидетельство СССР

N 1252792, кл. G 06 F 15/324, 1985.

1 (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ

ЛИНЕЙНЫХ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ .(97) Изобретение относится к вычис.лительной технике и может быть исполь. зовано для решения. систем дифференциальных уравнений, предназначено

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем линейных дифференциальных уравнений вида у = А + В; у(0) = уо где A и  — матрица и вектор коэффициентов соответственно, Цель изобретения — повышение быстродействия устройства, На фиг.1 приведена схема устройства;,на фиг,2 — схема блока управления; на фиг,3 — схема блока анализа; на фиг,4 — схема блока суммирования, Устройство содержит с первого по и-й блоки 1 -1„ памяти, с первого по

2 для работы в системах реального времени в составе, специализированных процессоров или цифровых интегрирующих машин. Цель изобретения - повышение быстродействия, Поставленная цель достигается тем, что устройство для решения систем линейных дифференциальных уравнений IIo авт,св, 1252792 содержит с третьей по (3n+2)-ю группы элементов И (где n — порядок матрицы системы уравнений) и с первого по и-й блоки суммирования. Интегрирование решаемых уравнений в устройстве производится по модифицированному алгоритму экстраполяционно-интерполяционного метода Адамса. 1 з.п, ф-лы, 4 ил, 1525714 суммирования„с третьей по (2+n)-ю группы элементов И 22 -22„, с (3,+n)-й по (2h+2)-ю группы элементов И 23,—

23 и с (2п+3)-й по (Зп+2)-ю группы у1 5 элементов И 24<-240.

Блок 17 управления образуют генератор 25 импульсов, с первого по восьмой элементы И 26-33, первый 34 и второй 35 дешифраторы, с первого по шестой элементы ИЛИ 36-41 с.перво" го по четвертый счетчики 42-45, первый 46 и второй 47 триггеры, вход

48 режима интегрирования блока управления, элемент НЕ 49, блок 50 эле- 15 ментов НЕ, сумматор 51, блок 52 элементов задержки, с первого по девятый выходы 53-61„ выход 62 сигнала окончания интегрирования, вход 63 запуска блока управления, вход 64 20 признака. окончания работы блока управления, третий триггер 65, десятый

66 и одиннадцатый 67 выходы блока управления.

Блок lб,анализа включает сумматор 25

68 невязки, регистр 69 значения точности интегрирования, информационный вход 70, управляющий вход 71 и выход 72 блока анализа, Блок 21 суммирования содержит пер- 30 вую и вторую группы 73 и 74 элементов И, первый сумматор 75, первый 76 и второй 77 регистры,.второй сумматор 78, элемент НЕ 79, информационный вход 80, с первого по четвертый управляющие входы 81-84, вход 85 синхронизации и выход 86 блока 21 суммирования, Устройство работае" следующим образом, Перед началом работы в блоки 1 па мяти заносятся соответствующие коэффициенты а; (1,j=l9...9п) матрицы А решаемой системы дифференциальных

I уравнений у =Ау+В, в сумматоры 3 заносятся начальные значения производ)) ной у, (0)=b + а„у (О), а в сумfl 50 маторы 9 — начальные значения пере1 менной у (О), В счетчик 43 заносится

1 значение порядка решаемой системы (в дополнительном коде), на вход 48 подается значение интервала интегрирования, В регистр 13 заносит-, ся код шага интегрирования h=2 в виде значения номера разряда k в котором содержится значащая единица. Сумматор 5 и счетчик

11 обиуляются, В регистр 76 блока 21 суммирования заносится код приращения производной на начальном шаге интегриро-. вания, умноженный на константу 1/6, в регистр 77 блока 21 суммирования заносится код приращения производной на предыдущем шаге, умноженный на константу 1/24. Эти значения приращений производных вычисляются перед началом работы устройства по формулам:

1 — — — A(y(0)-y(0 h)) . У (1

6 6

I

- =- = — A (y(0-h)-y(0-1Ь)1

Ьс) (1

24 24

9 т,е, чтобы начать вычисления по методу Адамса, необходимо иметь значения искомой функции в двух предыдущих и текущей точках интегрирования, В качестве начальных условий в регистр 69 блока 16 анализа заносится значение кода заданной точности искомого решения Е, Счетчики 42-45 блока 17 управления обнуляются.

Устройство начинает работать при поступлении сигнала на вход 18 устройства. Этот сигнал поступает на вход 63 блока 17 управления, проходит через элемент ИЛИ 36, устанавливает триггер 46 в единичное состояние.и запускает генератор 25 импульсов, с выхода которого импульсы проходят че,рез элемент И 26, открытый по второму входу от единичного выхода триггера

46, на вход счетчика 42, В зависимости от кода в счетчике

42 дешифратор 34 формирует сигнал на соответствующем выходе. Так9 пб первому импульсу генератора 25 дешифратор 34 формирует сигнал на первом выходе, который поступает на выход 53 блока 17 и далее на вход группы элементов И 4; и синхровход сумматора 5 °

По этому сигналу содержимое сумматора 3, (начальное значение производной у ) заносится в сумматор 5, По о этому же сигналу, поступающему на вход 84 блока 21 суммирования, в сумматоре 78 формируется значение выраженияя

I I

АУ0 АУ-1

1 б - 24 составляющие значения этого выражения

5 15 поступают из регистров 76 и 77 блрка 21 суммирования соответственно на вход сложения и вход вычитания сумматора 78 блока 21 суммирования.

Сигнал с выхода 53 блока l7 управления устанавливает в нулевое состоя-. ние триггер 65 блока 17 управления, запрещая прохождение кодов через элементы И 22 и 24.

Далее формируется сигнал на выходе 66 блока 17 управления, этот сигнал поступает на вход элементов

И 23 и синхровход сумматора 5, по этому сигналу к содержимому сумматора 5 (у() прибавляется значение (I

Ьуо и у

6 24

I У 1

24 о (Ь"„(о уо+ б

Сигнал на выходе 56 блока 17 добавляет единицы в два младших разряда счетчика 11, в котором получается . кор 1 +3, что соответствует в значении

2 1 4 формированию кода величины h/8=

=2 ° 1/8 ° Сигнал на выходе 57 блока

17 управления поступает на вход 82

40 блока 21 суммирования и устанавливает регистр 76 в нулевое состояние. Этот же сигнал на пятом выходе дешифратора

34 устанавливает в нулевое состояние триггер 46, по выходным сигналам кото45 рого закрывается элемент И 26 и от- . крывается элемент. И 27, устанавлива ется в единичное состояние триггер

47, по выходному сигналу которого открывается элемент И 28 и импульсы с выхода генератора 25 поступают на вход счетчика 43, на выход 59 блока

l7 и далее на управляющие входы блох ков 1 памяти и коммутатора 14, а через элемент задержки блока 52 — на выход 60 блока 17 и далее на синхровходы сумматоров 3 и 5. По этим сигналам в течение и тактов производится последовательное считывание коэф,фициентов а;„ из блоков 1; и выдача (I

Ьуо 6У-1 .6 24 поступающее с блока 21 суммирования, т.е. в еумматоре 5 формируется значение

Затем формируется сигнал на выходе 54, который, пройдя через элемент ИЛИ 39, поступает на выход. 58 блока 17. По этому сигналу номер разряда в коде шага интегрирования

{h=2 ") заносится из регистра 13 через блок 12 элементов И в счетчик 11, а кодирующий элемент 6 выделяет старший значащий разряд в коде значения и формирует на своем выходе код номера этого разряда r в соответствии с выражением 2 у, где r — мини-I . I мальное целое число, для которого выполняется,это неравенство, Знак

1, значения у проходит транзитом через кодирующий элемент б íà его знаковый выход и далее на знаковый вход коммута dopB 14 и управляющий вход сумматора 9., Сигнал с выхода 58 блока 17 управления поступает также на вход 83 блока 21 суммирования, в котором производится перезапись эна-! чения — — регистра 76 со сдвигом на

Ау.

6 два разряда вправо, в регистр 77, в

Ьу i -1 котором фиксируется код — 24 для следующего шага интегрирования, На

; выходе 55 блока 17 формируется сигнал, который поступает на синхро257.1 4 6 вход сумматора 7, где происходит ,сложение кода k и кода r. Этот результат k+r эквивалентеи произведению округленного значения

1 (I б Уо ЬуУо

6 24

1 -k на шаг интегрирования 2, так как

+ «c. î — -c.1) h 2

6 24 (r +k)

= 2

-(л+kj

Код у=2 с выхода дешифратора 8 поступает на вход сумматора 9 и по сигналу на выходе 56 блока 17 добавляется с учетом знака на управляющем входе сумматора 9 к начальному значению переменной у(0):

-(k+ (,)

=у; +Ьу =у;, +г

Так вычисляется первое приближение

1 значения искомой переменной на первом шаге интегрирования, Одновременно из

25 содержимого сумматора 5 вычитается л округленное значение 2, которое формируется на выходе кодирующего элемента, т,е. в сумматоре получается остаток

Зо

R = (у + - -ч — — -= -) - 2

- о 24

1525714 их на входы блоков 2,, на управляюп{ие входы которых поступают последовательно с.коммутатора 14 коды прира-

Щений у,, знаки которых коммутато 1 ром 14 по знаковому входу и выходу

) оммутируются на управляющие входы сумматоров 3 и 5. Сдвиг коэффициентов а, на блоках 2 сдвига на

1 +r разрядов вправо эквивалентен их умножению на приращение у;, а накопление этих результатов в сумматорах 3 и 5 эквивалентно вычислению но

) ых значений производных и f5 у;, = у„, + а;)

)=1

И значений приращений производных п у ° = R + а Ху ) .1

)=1

20 соответственно, Поскольку триггер 65 блока 17 управления находится в нулевом состоянии, то нулевой сигнал на выходе 67 блока 17 управления, посту- 25 пая.на вход 81 блока 21 суммирования, закрывает элементы И 74 и через элемент НЕ 79 открывает эле:менты И 73, разрешая прохождение кодов значений а„) у с выхода бло ка 2 сдвига на входы сумматора 75, где они складываются с предьдущим значением сумь ы S, поступающей с выхода регистра 76, При этом коды .значений а," у подаются на входы

) 35 сумматора 75 непосредственно и со сдвигом на 3,5,7...,(2i+1), где

1,2,3,...,n. разрядов, т,е, в сумматоре 75 вычисляются суммы S +

+ — (а g у, ), причем фиксация этого 40

6 1 кода осуществляется синхросигналом, поступающим с выхода 60 блока 17 управления на вход 85 блока 21 суммирования, а умножение на константу .)

1/6 происходит за счет сдвигов на (2i+1) разрядов кода а; h.ó, К кон) цу цикла счи тыв ани я ко эффици е нтов а из блока 1 памяти в регистре 76 формируется значение суммы

50 (М 1 ) I

8к б а,1Еу1 -- 6 6Кук

j-- \ представляющее собой приращение про-! изводной 1 у, умноженное на конск танту.1/6, которое используется на следующем шаге интегрирования, После сложения п импульсов счетчик 43 вырабатывает сигнал переполнения, который сбрасывает триггер

47 в нулевое состояние, закрывая прохождение импульсов через элемент

И 28 и открывая элемент И 29, с выхода которого сигналы поступают на счетчик 44 ° Сигнал переполнения счетчика 43 устанавливает триггер 65 в единичное состояние, разрешая сигналом на выходе 67 блока 17 управления прохождение кодов через элементы И 22 с блоков 2 сдвига на входы сумматоров 3 и 5, а также прохождение кодов через элементы И 24 с выхо,ца дешифратора 8 на вход сумматора

9, Кроме того, сигнал переполнения, пройдя через элемент ИЛИ 39 на выход

58 блока 17, разрешает кодирующему элементу 6 вьделить и зашифровать старший значащий разряд из кода приI ращения производной ) у, Выделенный

1 номер старшего разряда г складывается с кодом k+3 с выхода. счетчика 11, но сигналу на выходе 55, сформирован-ному дешифратором 35 блока 17 управления, Эта операция эквивалентна умножению округленного значения у.

1 на величину h/8, т.е. (г .)-к+ 3) у..— - 2

8 а поскольку с учетом интерполяционной формулы Адамса приращения искомых переменных вычисляются в виде ф+11 3 у. = -.h и у; (s), то на выходе кодирующего элемента б, формируется округленное значение

{эи1) — 5у которое используется для

1 к. формирования значений 1,у; и †" Ау,, I

Этот код с выхода дешифратора 8, поступает на вход сумматора 9, и по сигналу на выходе 56, сформированному .дешифратором 35, добавляется непосредственно и со сдвигом влево на 2 разряда с учетом знака на управляющем входе сумматора 9 к предыдущему значению переменной у, т,е, вычисляет3 ся новое значение у =у + — hp y

К+1

Одновременно из содержимого сумматора

5 вычитается значение вьделенного разг ряда 2 и формируется новый остаток от округления приращения производной„

9 15

Кроме того, в блоке 21 суммирования производится вычисление приращения производной, умноженного на константу 1/6, т.е, значение S = ь„+ .5) и (з„,)

+ -,7 а, Ьу ° формируется путем добавления к предыдущему значению

<м1, суммы S < (содержимое регистра 76)

1 (s+ ) значения кодов --а; д у, посту,1 пающих с выхода блока 2 сдвига на вход 80 блока 21 суммирования и далее через элементы И 74 открытые сигналом с выхода 67 блока 17 управ" ления (триггер 65. находится в единичном состоянии), на вход сумматора

75 со сдвигом на один разряд вправо

В этом же такте по сигналу на выходе 61 блока 17 с помощью блока 16 проверяется достижение заданной точности решения на каждом шаге интегрирования, Для этого коды приращений у, с выходов дешифраторов 8 через L, элемент HJIH 15 поступают на входы . сумматора 68 блока 16, в котором из сформированного максимального кода приращения 11у вычитается код задан-, ной точности. (Е) из регистра 69, и знак результата выдается на выход

72 блока 16 и далее на вход 64 бло- ка 17, где он открывает элемент

И 31 (если знак отрицательный, т,е. удовлетворяется заданная точность у „,«à <Е) или через эл;.мент НЕ 49 элемент И 30 (если у „ > Е), В последнем случае сигнал с выхода элемента И 30 устанавливает триггер

47 в единичное состояние, переключая выходные сигналы генератора 25 через элемент И 28 на вход счетчика 43 и на выход 59 блока 17, t

Затем аналогично производится вычисление последующих значений прира щения переменных hу и приращения производных ду, При этом триггер 65 блока 17 управления находится в единичном состоянии и разрешает прохождение сигнала с выхода блока 48 через элемент И 22 и 24, через которые коды с выходов блоков 2 сдвига поступают.со сдвигом на один разряд влево на входы сумматоров 3 и 5, а коды с выходов дешифраторов 8 поступают со сдвигом на один разряд влево на входы сумматоров 9, Накапливающие сумматоры 3 и 9 и сумматоры

5 содержат комбинационную часть на

25714 10 счетчика 45 (в котором формируется текущее значение количества обработанных шагов интегрирования Р, решаемой системы уравнений) кода заданного числа шагов Р . Знак результата этого вычитания поступает на вход элемента И 32 или через блок 50 на вход элемента И 33, Если разность . Р -Р отрицательна, т, е. еще не закончено интегрирование системы урав нений, сигнал с выхода дешифратора

35 проходит через элемент И 32 и далее через элемент ИЛИ 36 на вход триггера 46, устанавливая его в еди35 ничное состояние, в результате соз-. даются условия для продолжения интегрирования на следующем шаге.

Если разность Р -Р положительна, т.е, интегрирование на заданном ин40

I I у y qh (y + 3Л MI) л

I е.,е;,е 6 г4

55 -("+ I

=у,е . г причем производится округление прира1 I (.1 1 Е ЛАД» щения hy, Е„=h(y;,Е -6-"- — - -4 ) !

f5 два внешних входа для выполнения операции сложения кодов на их входах непосредственно и со сдвигом на один разряд влево.с содержимым этих сумматоров, что аналогично умножению входного кода на коэффициент,3, т,е. к содержимому суммато1

3 i ров 9 добавляется код --.Ь Ьу, а к содержимому сумматоров 3 и 5 добав3 ляются коды 8 Ь; а; Ь у, . Если

Ч удовлетворяется заданная точность

J то сигнал с третьего выхода дешифратора 35.проходит через элемент

И 31 на вход счетчика 45, добавляя к его содержимому единицу. На последующем такте в сумматоре 51 осуществляется вычитание из содержимого тервале закончено, то открывается элемент И 33 и сигнал поступает на выход 62 блока,)7 и далее на входы элементов И 10, через которые реэуль. тат решения выдается на выходы 19 устройства, а генератор 25,импульсов прекращает свою работу, На каждом (1+1)-м шаге интегрирования в устройстве в течение первых шести тактов находится первое приближение к решению по экстраполяционной формуле

15257 с точностью до старшего значащего разряда, а затем в последующие (n+3)

1 такта, повторенные несколько раз, чтобы удовлетворить заданной точнос-! ти, производится уточнение решения, по интерполяционной формуле

5+i) 3

1 .1 (g) (Фзбн ) у =2

, л-1

10 причем остаток от округления R используется на следующей итерации вычислений о интерполяционной формуле, На каждом шаге может выполняться мак-15 симум m и минимум одна итерация по интерполяционной формуле и в среднем требуется не более m/2 итераций, Ф о рм ул а и з о б р е т е н и я

1, Устройство для решения систем линейных дифференциальных уравнений по авт,св, Р 1252792, о т л и ч а ю- 25 щ е е с я тем, что, с целью повышения быстродействия, оно содержит п блоков суммирования (где п — порядок матрицы коэффициентов решаемой системы )и с третьей по (2+3n)-.ю группы -0 элементов И, причем седьмой, восьмой, шестой, пятый и первый выходы блока управления подключены соответственно к входам синхронизации, к первым, вторым, третьим и четвер° * 35 тым управляющим входам блоков суммирования с первого по и-й> выход 1.-го блока сдвига (где i=1 n) подключен к информационному входу 1.-го блока суммирования и к первым входам элементов И (2+i)-й группы, выход i.-го блока суммирования подключен к первым входам элементов И (2+n+

- i)-й группы, выходы которых подключены соответственно к третьим ин- 45 формационным входам сумматоров i-й группы, выходы элементов И (2+1)-й группы подключены соответственно к входам синхронизации сумматоров i-й группы и к входам синхронизации накапливающих сумматоров 1. и группы„ выходы х-го дешифратора подключены соответственно к первьпм входам эле-ментов И (2+2n+i)-й группы, выходы которых подключены соответственно к входам синхронизации накапливающих сумматоров (n+i) и группы, де14 12 сятый выход блока управления подключен к вторым входам элементов И групп с (3+n)-й по (2+2n)-ю, одиннадцатый выход блока управления подключен к вторым входам элементов И групп с третьей по (2+n)-ю и к вторым входам элементов И групп с (3+2n)-й по (2+3n)-ю, при этом блок управления дополнительно содержит третий триггер, причем в блоке управления десятый выход блока управления подключен к шестому выходу первого дешифратора, одиннадцатый выход блока управления подключен к выходу третьего триггера, вход установки в "0" и вход установки в "1" которого подключены соответственно к первому выходу первого дешифратора и к выходу переноса третьего счетчика.

2, Устройство по п, 1, о т л и ч а ю щ е е с я тем, что,каждый блок суммирования содержит первую и вторую группы элементов И, элемент

НЕ, первый и второй сумматоры, первый и второй регистры, причем в каждом блоке суммирования информационный вход блока суммирования подключен к первым входам элементов И первой и второй групп, выходы которых подключены соответственно к первому

/ и второму информационным входам первого сумматора, выход которого подключен к информационному входу первого регистра, выход которого подключен к третьему информационному входу первого сумматора, к первому информационному . входу второго сумматора и к информационному входу второго регистра, выход которого .подключен к второму информационному входу второго. сумматора, выход которого подключен к выходу блока суммирования, первый управляющий .вход которого подключен,к вторым входам элементов И.первой группы и к входу элемента НЕ, выход которого подключен к вторым входам элементов И второй группы, второй управляющий вход, третий управляющий вход, четвертый управляющий вход и вход синхронизации блока суммирования подключены соответственно к входу установки в "0" первого регистра, к входу записи-считывания второго регистра,к входу синхронизации второго сумматора и к входу записи-считывания первого регистра.

15257)4

1525714 (Йму 17

Мажу 15

Юлику 17

Щцг.З

Кбл. 2

+ ®/хндф 72

Й © Ю 17

K Nba длжа

ыюду О вка В

8ихюда A

ЛЮЮ1Г дылду И

РУФУ 17

Составитель В,Смирнов

Редактор А,Огар Техред А.Кравчук Корректор T.Ìàëåö

Заказ 7228/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г ° Ужгород, ул. Гагарина, 101