Устройство для решения дифференциальных уравнений

 

Изобретение относится к цифровой б 7 S вьгчислнте льной технике и может быть . использоварю для решения дифференциальных уравнений в частных производных . Цель изобретения - повышение быстродействия . Поставленная цель достигается тем, что устройство содержит блок 1 ввода-вывода, первый блок 2 управления, п блоков 3 двунаправленной передачи данных, где п - порядок аппроксимирмющей системы алгебраических уравнений, и решающих блоков 4 и второй блок 5 управления. 3 з.п. флы, 14 ил., 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (д1) q G 06 F 15/328

6 7 8

Фиа f

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4222715/24-24 (22) 06. 04. 87 (46) 23.10.88. Бюл. Н - 39 (72) Е.В. Анапский, В.Н. Куценко, И.И. Петров и А.И. Яцунов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 620980 ь кл. С 06 P 15 32, 1975 °

Авторское свидетельство СССР

N 1134949, кл. G 06 F 15!328, 1983 (54) УСТРОИСТВО ДЛЯ РЕШЕНИЯ Q4« -ЕРЕНДИАЛЬНЫХ УРАВНЕНИИ (57) Изобретение относится к цифровой

„.,SU„„1432557 А 1 вычислительной технике и может быть .использовано для решения дифференциальных уравнений в частных производных. Цель изобретения — повышение быстродействия. Поставленная цель достигается тем, что устройство содержит блок 1 ввода-вывода, первый блок 2 управления, п блоков 3 двунаправленной передачи данных, где и — порядок аппроксимирующей системы алгебраических уравнений, и решающих блоков 4 и второй блок 5 управления. 3 з.п. флы, 14 ил., 2 табл, !

432557!! з обре (е?(((е относится к I;!,фр оной

Вштн(СЛ» (CJ(ЬЦОй ТЕХНИКЕ, К УСТРОЙ". (ВЯМ для обработки цнфро(тых дяццы-:...т(может бытl ((сц Оз((>э О ??а »О Д»я j> c шецт (т,диффе5 ренцияз(?>ц(?х уравнений в частных проИЗВОДНЫХ >

Е!с т(ь из обр етецпя — повышение быстродействия устройства.

На фиг., приведена схема предлагаемого устройства; ца фиг. ? — схема первого блока управления, ;t(a фиг„3 схема реша(ощего блока; ца фиг, схема ьторого блока управления; нефиг. 5 — схема блока двунаправленной передачи данных; »а фиг. 6 — схем» ре((>я(оцего узла; ца фиг„7 - ...:ема уэт? а ПОСТОяццой ПяИятп (я ((тп(> 8

> схема узла операт»в»ой пямят»; ца

«((г. 9 — схема узла приоритетного прерыва?ц(, на (ягг. 10 — схема у.-?л» двунаправленной передачи дя(п ых пер— вого блока управления; ця ф ((, 11 алгоритм работы второго GJ.O?cH у»ряь-. ленил; (тя фиг. 12 — вре(.ения;; диаг- 25 ряммя работы второго блока у»равл =-" ((???(,: ца фиг. 13 — диаграмма эац?? ()СТ- . P ЕСУРС О?3 УСТ!) ОЙСТВa Ца ф?? Г, т( облясrь моде(?(ро(зяция, Устройство для решеш(я ди Ь((зepe!(>О циязтьтзт>(?с .трат>не?т((((с.стде!.;т;.„: (бтт()к в>иода-вывода. первый блс к 2 у((рявлеi l (fl бл Ото (3 t — (, Д (3 У»а! т Ет Я ы. ел т (0(1 H c- ре;.т,а>(((данных, рея?а(ощ?:.е блоки 4(— втОро;(блОк 5) выпряв/ ения, систетцц,(>> адресные ш(ии>i 6, двунаправленные сис" -:- тем»ые гик()ормлц(-о?»(ые 7 >? " равлятщяе

8 ?(l(цьт, аДР есин(с Ut!(! ? (9 т ДвУ((Я»РЯ )!MPH"" цые инфо,.мат?ио(п ы:= (((IIIII(10, у?(ра(зля:ощие (ш(цы 11.

f)JIoIc 2 у?(рявile((HJI coJ„ ej)) (((,) 0 т(т)?(Оритстного прерывания, у."тел 13

ДВУЦЯГРЯЗЗЛЕНЦО(З ПЕРЕДа т",т>ni> .:,r(-. т >ЕЛ

14 оперативной па(зяти, узезт i 5 п ).:о H1(цО?(пclt(J(TII и р ешя;0((I((((уз е?(1 6>, "5

Решя(ощий блок 4 содержит узел 17 постоянной памяти, узел 18 Оперативной памяти и решя(о(?ттзй(узел i9.

Блок 5 управле?в(я co(Teðæïò первый узел 20 постоянной памяти, регисгр 21

50 второй узел 22 постоянной пям?зтит дешифратор 23 (адреса) и счетчн," 22(.

Блок 3 двунаправленной передачи даш(ых содержит с первого по пяты:: элементы И 25-29, первый 30 и второй

3 да(ш(фраторы (адреса), первый эге55 мент !!Л!! 32, двуцапрявлецць(т(узел 33 буферной !Iat»I (», счетчик 34, триггер

35, второй элемент НЛИ 36, регистр

37, одцоцяпрявле(гцый узел 38 буфернои памяти, трстцй дешифратор 39 (адреса) и элемент НЕ 40.

Решя(ощий узел 16 (19) содержит формирователь 41 тактовых импульсов, решающий элемент 42, буфер 43 адреса и контроллер 44 шины., Узел 15 (17) постоянной памяти содержит селектор 45 адреса, накопители 461-46((и буфер 47 данных.

Узел 14 (18) оперативной памяти содержит формирователь 48 управляющих сигналов, мультиплексор 49 адреса, буфер 50 данных, накопитель 51 и регистр 52.

У.зел 12 пр»оритетного прерывания содержит селектор 53 адреса, элементы

54(т -54,(приоритетного прерывания, элемент ИЛИ. 55 и буфер 56 данных.

Узел 13 двунаправленной передачи дан»ых содержит семь элементов И 576>3, регистр 64 дешифратор 65 (ад(>c< я), счетчик 66, два элемента

ИЛИ 67 lt 68, двунаправленный 69 и одцс? на» равл енньп (70 элементы буферной памяти.

Рассмотрим работу устройства на примере решения системы дифференциальных уравнений в частных производц(>тост состоящей из уравнений тепломассопереноса, Навье-Стокса и уравнения не!.яэрывности для несжимаемой

)(а(дкости

CjÒ ->,, + sJ (Ъ Т) =- о(ЬТ;

8( с)т

- — ?ь J (Л ) = И Ь N;

B(!

3V -з - 1

+ ((7Ь)!? = 46V — gg+ F, ()t где Т вЂ” температура: нр е((?.-,"

V — вектор скорости течения;

Ы вЂ” коэффициент температуропроводности;

ЕŠ— концентрация компонента; коэффициент диффузии; (- кинематическая вязкость; !

) — плотность жидкости„

Р— давление;

7 — вектор объемной силы;

Ч вЂ” .символ дивергенции, cc7 — симвог градиента;

Д вЂ” оператор Лапласа.

Перепишем (1) в скалярном виде для случал двухмерных декартовых координат

1432557

Эт )(ЦТ) а(ЧТ) Э2 Т Э Т вЂ” + — — + — — =0((— -- + — -) (2.1)

3t &x By g х2 Вх2

8N ..g(UN)

+ +

Э(ЧМ) а2Ы, 020

nl (— — + — -) 1 (2 ° ?)

ЭУ I Эх ду (2) — ца — V — =$(— — — ) — — + F; (2.3) ц ц ац Эц )2ц. 1gp

9й Вх 8у 3x2 By Bx

ev

3t

K p

8х

ЭЧ л 32Ч 82Ч 1 Др

V — =) (- — + — -) — - + $ (2.4)

By B x2 8y2 )" By

Ц вЂ” +

Вх яц

О, By (2.5) л) > т) a ) <т i (т)

Т1), + C Т 1 + 1) 1Т1, + Е, Т -, + (3°, 1)

М м Ф) Ф) Ф) (м)

А„,) N„) = В1,1 Т„,Р„+ C„,) Т„,+ D j Т;,.g ) + Е.; Т, 1 + $,,); (3.2)

-(u) 1

А.4 ц),j = j,) ц,1)+С1,j ц1,)--<+ 01,) ц1+), + E> ) U> <,) + Б1, 1 (3 ° 3) (v) (v) (ч) Ф) (v) (v) «) Ч " 3+ 1 >) Ч +1 ") 3 "1 (Р) (Р)

A> j P j = B j P j+< + Сь) Р у-) + Dz>) ч+с) + E j Р111 + 2j

l (1 19 ° e ° р пф J 1у ° ° ° у ш) ° — jl) 1

45 и

1 Д Tll) где U, Ч вЂ” составляющие скорости течения 7 по координатам х, у соответственно;

Fq составляющие F пО кООрди- 20 натам х, у соответственно.

Уравнения (3. 1)-(3.5) СЛАУ однотипны, т.е. имеют матрицы коэффициентов

Одинаковой структуры. Кадая из пяти 40 матриц диагональная и разреженная— все коэффициенты, индексы которых удовлетворяют соотношению нулевые. Следовательно, программы решения уравнений (3.1)-(3.5) могут 50 быть идентичные и основываться на одном методе. Обычно для решения таких

СЛАУ используются итерационные методы, например методы релаксации.

Коэффициенты СЛАУ в (3) считают55 ся постоянными только в пределах одного временного шага. На самом же деле коэффициенты зависят от величин, которые определяются в результате

Используя известные методы аппроксимации уравнений (2,1)-(2.5) в сеточной области (фиг. 14) при заданных граничных условиях, получаем систему из пяти линейных алгебраических уравнений (СЛАУ), которые необходимо решать на каждом временном шаге At

М решения СЛАУ. Поэтому после решения

СЛАУ на данном временном шаге системы (3.1)-(3.5) должны обменяться искомыми величинами.

Устройство работает следующим образом.

В исходном состоянии узлы 75 и 17 содержат управляющие программы, а в узле 14 находится обрабатывающая программа, предназначенная для решения системы (3) . Предположим, что решающие блоки 4)- 4 предназначены для решения СЛАУ (3.1)-(3.3) соответственно.

Узел 16 в блоке 2 управления про-" изводит рассылку программы решения

СЛАУ в решающие блоки 4< — 4>. Для этого производится загрузка начального адреса программы в счетчик 66 узла 13 загрузка начальных адресов программы в счетчики 34 блоков 3 1432557

3 . Каждый блок 31 в 3 настраивается па режим записи в узел 18 решающего блока 4, — 4-, а узел 13 — на режим чтения массива информации. В

5 счетчик 24 блока 5 управления заносится число байт массива передаваемой программы. После этого управление обменом информацией берет на себя. блок 5 уцравления, логика работы которого показана на фиг. 11 и 12.

После конца обмена, т.е. содержимое счетчика 24 блока 5 управления становится равным нулю, снимается сигнал

"захват" и узел 16 блока 2 управле- 16 ния продолжает выполнение программы.

Блок 2 управления выдает в решающие блоки 41- 45 через блоки 38 — 3g команды "Запустить функциональную программу" и переходит в режим ожидания завершения выполнения программ всех решающих блоков, которые вычисляют значения искомых величин первого временного шага путем решения

СЛАУ (3.1)-(3.5) . 25

Получив сообщение о завершении . вычислений первого временного шага приемом соответствующих сигналов

"Запрос прерывания" (ЗПРЕ1, -ЗПРЕ -), блок 2 управления приступает к орга- З0 низации обмена информацией между решающими блоками 4. Например, чтобы пе. редать массив значении 11,j (i = 1, и; 1 = 1, ..., m) блок 2 управТаблица 1

Функция

Разряды регистра

Чтение массива из узла 16 оперативной памяти решающего блока 4

Запись массива в узел 18 оперативной памяти решающего блока 4

Запустить на исполнение загруженную программу в решающем блоке 4

Запустить на исполнение программу .самоконтроля решающего блока 4

Прекратить работу решающему блоку 4

О О Подтверждение прерывания (сброс триггера 35) 1 О 0 0

При выполнении функции обмена с узлон 18 ревающего блока 4 сюгаал

8ЛЛВАГ поступает в узел 19 оепаюпего блока 4. После получения И ЗАХВ из

0 О 0 0 О 1

О О О О 1 0

0 О О 1 0 О

0 О 1 О 0 0

О 1 О О О О ления производит загрузку адресов расположения массива U в счетчике

1)

34 блоков 34 — 3 и счетчике 66 узла 13, настраивает блок 3> на режим чтения из узла 18 решающего блока

43, блоки 3,, 3,4, 34 l>- и узел 13 настраивает на режим записи в узле 18 решающих блоков 41, 4, 41 и 4 и узле 14 блока управления соответственно, в счетчик 24 блока 5 управления заносит число n m, равное величине массива U„» .. После этого блок

1)

5 управления обеспечивает быструю передачу информации из узла 18 решающего блока 4 одновременно в узлы 18 решающих блоков 4„, 41, 4, и 44.

Аналогичным образом производится обмен остальными величинами (Т„, V>",, И1), Р, ).

После всех обменов информацией блок 2 управления аналогично запускает программы в решающих блоках 4>- 4>для выполнения следующего итерационного цикла и так продолжается вычисление заданного числа шагов. После этого полученная информация из узла

14 выводится в блок 1 ввода-вывода ° ъ

Настройка блока 3 двунаправленной передачи данных производится от узла

16 блока 2 управления путем записи в .регистр 37 требуемого кода согласно табл. 1. шины 11 элементы И 25 и 26 и узлы

33 и 38 подготовлены к работе.

Кроме загрузки регистра 37 перед началом обмена с узлом 14 узел 18 за1432557

Таблица 2

Функция

Разряды регистра

2 1

О 1

Чтение массива узла 14 оперативной памяти

Запись массива в узел 14 оперативной памяти

1 О

При этом элемент ИЛИ 67 вырабатывает разрешающий сигнал на элемент

И 58. Кроме того, в счетчик 66 должен гружает в счетчик 34 начальный адрес узла .18. Обмен начинается с выдачи сигнала БОБ {быстрый обмен), В этомслучае элемент И 29 выдает сигнал разрешения в узел 38, который подключает адрес с выхода счетчика 34 к магистрали адреса локальной шины, и в узел 33, который соединяет магистраль данных системной и локальной шин. Если выполняется запись информации, то системный сигнал "Запись

ЗУ" (ЗП ЗУ) через элемент И 27 проходит на локальную линию ЗП ЗУ и в то же время ориентирует узел 33 в направлении системная магистраль данных — локальная магистраль данных.

Если выполняется чтение узла 18, то системный сигнал ЧТ ЗУ передается на локальную линию ЧТ ЗУ через элемент 26. В обеих этих операциях ло20 кальная линия ГОТОВ подключается через элемент 25 к системной линии

ГОТОВ для анализа в узел 16 блока 2 управления.

По заднему фронту каждого импульса ЧТ ЗУ или ЗП ЗУ вырабатывается сигнал на входе счетчика 34, чтобы каждое следующее обращение к узлу .18 производилось по следующему по порядку адресу (здесь учитывается, что шина адреса инверсная). Это обеспечивается элементом ИЛИ 36 и элементом 28 °

Триггер 35 и дешифратор 39 (адреса) обеспечивают возможность уэлч 19 35 решающего блока сообщить узлу 16 блока 2 управления с помощью сигнала

ЗПРЕ .,„о завершении текущего

6(„. 15) задания.

Настройка узла 13 двунаправленной 40 передачи данных производится узлом 16 блока 2 управления путем записи в ре-. гистр 64. требуемого кода согласно табл. 2. быть загружен начальный адрес массива данных, который считывается из узла 14 или записывается в него.

Во время быстрого обмена, управляемого блоком 5 управления, вырабатывается потенциал БОБ, с помощью которого элементом И 58 вырабатывается разрешение для прохождения сигналов

ЧТ ЗУ через элемент И 59 или ЗП ЗУ через элемент И 60 соответственно при чтении информации или записи информации. Кроме того, выход элемента

И 58 разрешает работу элементов 69 и 70.

После чтения или записи очередного байта информации из содержимого счетчика 66 вычитается единица, что соответствует приращению адреса по отношению к адресации узла 16.

При работе с узлом 14 непосредственно узлом 16 обнуляется регистр 64 и сигнал БОБ отсутствует. В этом слупаа сптаалы Чу 3У, ЗП ЗУ поступают в узел 14 через элементы И 61 и 62 соответственно.

Формула изобретения

1. Устройство для решения дифференциальных уравнений, содержащее с первого пс п-й решающие блоки, где

n — порядок аппроксимирующей системы уравнений в сеточной области, блок ввод-вывоца и первый блок управления, при этом первый блок управления содержит узел оперативной памяти, узел постоянной памяти, узел приоритетного прерывания и решающий узел, причем информационный выход решающего узла, адресный вход узла постоянной памяти, адресный вход узла оперативной памяти и информационный вход узла приоритетного прерывания объединены и подключены к первому . входу-выходу первого блока управления, первый информационный вход-выход решающего узла, выход узла постоянной памяти, информатщонный вход-выход узла оперативной памяти и первый информационный вход-выход узла приоритетного прерывания объединены и подключенык второму входу-выходу первого блока управления, второй информационный вход-выход решающего узла, вход чтения узла постоянной памяти и второй информационный вход-выход узла .приоритетного прерывания объединены и подключены к третьему входу-выхо14325

9 ду первого блока управления, о т л и ч а юще е с я тем, что, с целью повышения быстродействия, в него введены и блоков двунаправленной передачи данных и второй блок управления, причем первый вход-выход первого блока управления через общую шину адр:,еса подключен к информационным входам и блоков двунаправленной передачи данных, к первому входу режима вто-10 рого блока управления, к информационi ому входу блока ввода-вывода, второй ход-выход первого блока управления . ереэ общую шину данных подключен к информационному входу-выходу блока ввода-вывода, к второму входу режима второго блока управления и к первым

И .нформационным входам-выходам п блоков двунаправленной передачи данных, третий вход-выход первого блока уп- 20. давления через общую шину управления подключен к управляющему входу-выхолу блока ввода-вывода, к входу-выходу второго блока управления и к первым управляющим входам-выходам и блоков ,цвунаправленной передачи данных, вторые информационные входы-выходы блоков двунаправленной передачи данных с первого по п-й подключены соответственно к информационным входам-вы- 30 ходам решающих блоков с первого по п-й, вторые управляющие входы-выходы блоков двунаправленной передачи данных с первого по п-й подключены соответственно к управляющим входамвыходам решающих блоков с первого по Tl-é, информационные выходы блоков двунаправленной передачи данных с первого по и-й подключены соответственно к информационным входам 40 решающих блоков с первого по п-й, при этом в первый блок управления введен узел двунаправленной передачи данных, информационный вход, первый информационный вход-выход и управляющий вход-выход узла двунаправленной передачи данных подключены соответственно к первому, второму и третьему входам-выходам первого блока управления, второй информационный вход-выход узла двунаправленной передачи данных подключен к информационному входу-выходу узла оперативной памяти, первый управляющий, второй управляющий и информационный вы55 хоцы узла двунаправленной передачи данных подключены соответственно к входам чтения, записи и адреса узла оперативной памяти, выход которого

10 подключен к управляющему входу узла двунаправленной передачи данных„

2. Устройство TIG и. 1, ч а ю щ е е с я тем, что узел двунаправленной передачи данных содержит семь элементов И, два элемента ИЛИ, регистр, дешифратор, счетчик, двунаправленный элемент буферной памяти и однонаправленный элемент буферной памяти, при этом информационный вход узла двунаправленной передачи данных подключен к входу дешифратора, первый выход которого подключен к входу чтения счетчика, выход которого подключен к информационному входу однонаправленного элемента буферной памяти, выход которого подключен к информационному выходу узла двунаправленной передачи данных, первый информационный вход-выход которого подключен к информационным входам счетчика, регистра и к первому информационному входу-выходу двунаправленного элемента буферной памяти, вт >рой выход которого подключен к второму информационному входу-выходу узла двунаправленной передачи данных, управляющий вход которого подключен к первому входу первого элемента И, первые входы второго, третьего и четвертого элементов И объединены с помощью монтажного ИЛИ, первый вход пятого элемента И и второй вход третьего элемента И объединены с помощью монтажного ИЛИ, первый вход шестого элемента И, третий вход третьего элемента И и второй вход четвертого элемента И объединены с помощью монтажного ИЛИ, входы записи регистра и счетчика объединены с помощью монтажного ИЛИ, выход первого элемента И, первые входы второго, пятого и шестого элементов И и вход записи регистра обьединены в жгут и подключены к управляющему вхоДу-выходу узла двунаправленной передачи данных, выход второго элемента И подключен к вторым входам первого, пятого и шестого элементов И, к первому входу седьмого элемента И и к управляющим входам однонаправленного и двунаправленного элементов буферной памяти, первый выход регистра подключен к первому входу первого элемента ИЛИ и к третьему входу пятого элемента И, выход которого объединен с выходом третьего элемента И с помощью монтажного ИЛИ и подключен к перво," управляющему выходу узла двунаправ1432557

12 ленной передачи данных, к первому входу второго элемента ИЛИ и к первому входу режима двунаправленного элемента буферной памяти, второй

5 выход регистра подключен к второму входу первого элемента ИЛИ и третьему входу шестого элемента И, выход которого объединен с выходом четвертого элемента И и подключен к второму уп- 10 равляющему выходу узла двунаправленной передачи данных, к второму входу второго элемента ИЛИ и второму входу режима двунаправленного элемента буферной памяти, выход вт op or о эл емен та 15

ИЛИ подключен к второму входу седьмого элемента И, выход которого подключен к вычитающему входу счетчика, BTO. рой выход дешифратора подключен к входу чтения регистра, выход первого 20 элемента ИЛИ подключен к второму входу второго элемента И.

3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что второй блок управления содержит два узла постоян-25 ной памяти, регистр, дешифратор и счетчик, при этом первый и второй входы рейма второго блока управления подключены соответственно к информационным входам дешифратора и счетчи- 30 ка, выход счетчика и первый выход дешифратора подключены. соответственно к первому и второму адресным входам первого узла постоянной памяти, выход которого подключен к информа- 35 ционному входу регистра,,выход которого подключен к третьему адресному входу первого узла постоянной памяти и к адресному входу второго узла постоянной памяти, первый выход ко- 40 торого подключен к вычитающему входу счетчика, вход считывания кото;рого подключен к второму выходу дешифратора, четвертый адресный вход первого узла постоянной памяти объ- 45 единен с входом записи счетчика с по.мощью монтажного ИЛИ, пятый и шестой адресные входы первого узла постоянной памяти, вход записи-считывания регистра и с второго по пят и выходы второго узла постоянной памяти объединены в жгут и подключены к входувыходу второго блока управления.

4. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок двунаправленной передачи данных содержит пять элементов И, два элемента

ИЛИ, элемент НЕ, три дешифратора, триггер, счетчик, регистр, двунаправленный и однонаправленный узлы буферной памяти, при этом первый информационный вход-выход блока двунаправленной передачи данных подключен к информационному входу регистра, к первому информационному входувыходу двунаправленного узла буферной памяти и к информационному входу счетчика, выход которого подключен к информационному входу однонаправленного узла буферной памяти, выход которого подключен к информационному выходу блока двунаправленной передачи данных, второи информационныи вход-выход которого подключен к второму информационному входу-выходу двунаправленного узла буферной памяти, информационный вход блока двунаправленной передачи данных подключен к входам первого и второго дешифраторов, выходы первого и второго дешифраторов подключены соответственно к входам считывания регистра и счетчика, входы записи которых объединены с помощью монтажного ИЛИ, выход третьего дешифратора подключен к информационному входу триггера, вход установки в "О" которого подключен к первому выходу регистра, второй выход которого подключен к первым входам первых элементов ИЛИИ И.,прямой выход последнего подключен к первому входу рейма двунаправленного узла буфернои памяти и к первому входу второго элемента ИЛИ, выход которого подключен к первому входу второго элемента

И, выход ко срого подключен к вычитающему входу счетчика, третин выход регистра подключен к первому входу третьего элемента И и к второму входу первого элемента ИЛИ, выход которого подключен к входу элемента НЕ, выход третьего элемента И подключен к второму входу режима двунаправленного узла буферной памяти и второму, входу второго элемента ИЛИ, инверсный вход первого элемента И подключен к второму входу третьего элемента И, к первому входу четвертого элемента

И и к первому входу пятого элемента

И, выход которого подключен к входу режима однонаправленного узла буферной памяти, к второму входу второго элемента И и к третьему входу режима двунаправленного узла буферной памяти, третий вход третьего элемента И, вторые входы четвертого, пятого и первого элементов И объединены с помощью монтажного ИЛИ, четвертый вход

1432557

Уиг. 2 третьего элемента И, третьи входы четвертого,. первого элементаИ ипя- того элементов И объединены с помощью монтажного ИЛИ, выход четвертого элемента И, пятый вход третьего элемента И, четвертый вход первого элемента И, третий вход третьего элемента И, вход записи регистра и выход триггера объединены в жгут и подключены к первому управляющему входувыходу блока двунаправленной передачи данных, четвертый вход четвертого элемента И, выход третьего элемента

И, четвертый вход третьего элемента

И, прямой выход первого элемента И, выход элемента НЕ, четвертый, пятый, шестой выходы регистра, вход третьего дешифратора и синхровход триггера объединены в жгут и подключены к второму управляющему входу" выходу блока двунаправленной передачи данных.

1432557

1432557

Фиг. 4

1432557

1432557

ИОП&ЮУУ юагистрмь

1432557

1432557

1432557

1432557

1432557

1432557

1432557

Составитель В. Смирнов

Техред М.Дидык

Корректор Л е еПилипенко

Редактор И. Шулла

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 5444/44

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4