Полупроводниковое оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике. С целью повышения надежности в полупроводниковое оперативное запоминающее устройство введена одна резервная строка элементов памяти на группу основных строк элементов памяти накопителя. При этом накопитель может быть разбит на произвольное число групп строк. При замыкании адресной шины одной из строк накопителя на подложку происходит автоматическая блокировка дефектной строки и замена ее резервной. Для этого в устройство введены элементы НЕ 3, 4, ЭЛЕМЕНТЫ ИЛИ-НЕ 5 и элементы ИЛИ 5. 1 ил.

СОЮЗ СООЕТСНИХ

PEC0V6JMH

А1

П9) (ll) 5н 4 G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДФРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ГНИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4278788/24-24 ,(22) 06.07.87 (46) 23.12.89. Бюл. В 47 (72) Н.Н. Брагин, А.И. Сегаль и P.À. Лашевский (53) 681.327 ° 66(088.8) (56) IEEE. Journal of Solid-State

Circuits, 1979, N 5, р. 870.

Конопелько В.Е., Лосев В.В. Наделеое хранение информации в полупроводниковых запоминающих устройствах. — М.: Радио и связь, 1986, с.65, рис. 3.4. (54) ПОЛУПРОВОДНИКОВОЕ ОПЕРАТИВНОЕ

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

2 (57) Изобретение относится к вычислительной технике. С целью повышения надежности в полупроводниковое оперативное запоминаюшее устройство введена одна резервная строка элементов памяти на группу основных строк элементов памяти накопителя.

При этом накопитель мотет быть разбит на произвольное число групп строк. При замыкании адресной шины одной из строк накопителя на подлошку происходит автоматическая блокировка дефектной строки и замена ее резервной. Для этого в устройство введены элементы НЕ 3, 4, элементы

ИЛИ-НЕ 5 и элементы ИЛИ 6. 1 ил.

1531164

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств.

Целью изобретения является повышение надежности устройства за счет сокращения времени замены дефектной строки на резервную.

На чертеже изображена схема устройства.

Полупроводниковое оперативное запоминающее устройство содержит дешифратор 1, основные элементы 2 памяти, первые 3 и вторые 4 элементы НЕ,элементы ИЛИ-НЕ 5, элементы ИЛИ 6, резервные элементы 7 памяти, информационные входы-выходы 8 устройства, адресные входы 9 устройства. Основные и резервные элементы памяти об- 20 разуют строки матрицы, число которых равно п и m соответственно.

Устройство работает следующим образом.

На адресных входах 9 устройства 25 устанавливают код адреса, в соответствии с которым возбуждается соответствующий выход дешифратора 1. Сигнал на выходе дешифратора 1 инвертируется дважды элементами НЕ 3 и 4 и без изменения фазиронки поступает на адресные входы основных элементов 2 памяти. соответствующей строки. Открываются адресные транзисторы н основных элементах 2 памяти, и становятся ,возможными запись в выбранные основ35 ные элементы 2 памяти информации, установленной на информационных входахвыходах 8 устройства, или считывание информации из них.

При возникновении н устройстве дефекта, проявляющегося в виде замыкания адресной шины строки накопителя на подложку н результате пробоя подзатворного диэлектрика одного из ад- 45 ресных транзисторов основного элемента 2 памяти, адресная шина всегда имеет -потенциал подложки. Это приводит к невозможности доступа в основные элементы 2 памяти по данному адресу (блокировке .строки), так как адрес- ° ные транзисторы всех элементов 2 строки закрыты, хотя соответствующий выход дешифратора 1 возбужден.

Если соответствующий выход пешифратора 1 возбужден, т.е. на нем сформиро55 нан сигнал логической "1", то на входе второго элемента НЕ 4 устанавливается сигнал логического "0". Так как адресная шина строки имеет напряжение логического "0" в результате замыкания затвора одного из адресных транзисторов на подложку, то и соответствующий выход второго элемента НЕ

4 также имеет уровень напряжения логического "0". В результате на оба выхода соответствующего элемента ИЛИНЕ 5 поступают сигналы логического

"О", а на его выходах формируется сигнал логической "1". Этот сигнал поступает на соотнет<..твующий вход элемента ИЛИ 6, выход которого возбуждает соответствующую адресную шину строки, подключенную к адресным входам резервных элементон 7 памяти, составляющих резервную строку. Таким образом, происходит замещение дефектной строки резервной. Вместо основных элементов 2 памяти, подключенных к дефектной адресной шине, для записи, хранения и считывания информации используются резервные элементы

7 памяти.

Каждая резервная строка матрицы может заменить любую из п/m основных строк матрицы соответствующей группы.

Число резервных строк матрицы определяется требуемым значением среднеro времени наработки на отказ устройства и может сои,. нлять 2,3,4,...,n/2.

Формула из о орет ения

Полупроводниковое оперативное запоминающее устройство, содержащее дешифратор и матрицу элементов памяти, причем в каждом столбце матрицы разрядные выводы элементов памяти являются соответствующими информационными входами-выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства за счет сокращения времени замены дефектной строки матрицы на резервную, устройство содержит п пар последовательно соединенных элементов НЕ, где и — число основных строк матрицы, вход первого элемента НЕ каждой пары соединен с соответствующим выходом дешифратора, а выход второго элемента НŠ— с адресными входами элементов памяти соответствующей основной строки матрицы, п элементов ИЛИ-НЕ, входы которых соединены с выходами элементов НЕ соответствующих пар, и

m элементов ИЛИ (m — число резервных строк матрицы, m = 2,3,4,..., и/2), Составитель А. Дерюгин

Техред M.Äèäûê Корректор А. Обручар

Редактор М. Бланар

Заказ 7962/53 Тиран 558 Подписное

BHHHI1H Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óêãîðîä, ул. Гагарина, 101 причем входы кавдого элемента ИЛИ соединены с выходами соответствующих n/m элементов ИЛИ-НЕ, а выход1531164 б с адресньвии входами элементов памяти соответствукияей резервной строки мат-. рицы.