Устройство для умножения чисел

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для быстрого выполнения операций умножения и вычисления суммы парных произведений чисел, представленных в любой позиционной системе счисления. Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения умножения чисел разрядностью N*98N и вычисления суммы парных произведений. Введение в устройство, содержащее регистр 1 множимого, блоки 2 вычисления разрядных значений произведения, буферные регистры первой 3 и второй 4 групп, блока 6 задержки и коммутатора 5 с соответствующими связями позволило вычислять произведение чисел переменной длины и сумму парных произведений N-разрядных чисел с незначительными аппаратурными затратами. Кроме того, устройство имеет однородную структуру, что дает возможность эффективно его использовать при применении БИС и СБИС. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ- ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV CBNQETEJlbCTB Y (51) 5 G 06 Г 7/52 ления, 1 (21) 4424745/24-24 (22) 08.04.88 (46) 15.01.90. Бил, 11 - 2 (72) А,А. Шостак и З.В.Лскевич (53) 681. 325 (088. 8) (56) Карцев И.А., Брик В.А. Вычислительные системы и синхронная арифметика. H.: Радио и связь, 1981, с. 174-221.

Авторское свидетельство СССР

Ф 888109, кл, G 06 Г 7/52, 1978. (54) УСТРОЙСТВО ДПЧ УМНОЖЕНИИ ЧИСЕЛ (57) Изобретение относится к вычисли тельной технике и может быть использовано в универсальных и специализированных ЭЗИ для быстрого выполненияопераций умножения и вычисления суммы парных произведений чисел, представленных в любой позиционной системе

Изббретение относится к вычисли- тельной технике и может быть использовано в универсальных и специализированных ЭЗИ в системах для выполнения умножения и вычисления суммы парных произведений чисел, представленных в любой позиционной системе счиаЦель изобретения - расширение функциональных возможностей устройства эа счет обеспечения умножения чисел разрядностью N > n и вычисления суммы парных произведений.

На фиг. 1 приведена функциональная схема устройства для умножения чисел; на фиг. 2 — функциональная схема блока задержки.

„„SU „„1536374

2 счисления, Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения умножения чисел разрядностью

N)n и вычисления суммы парных произведений, Введение в устройство, содержащее регистр 1 множимого, блоки

2 вычисления разрядных значений произведения, буферные регистры первой, 3 и второй 4 групп, блока 6 задержки и коммутатора 5 с соответствукцими связями позволило вычислять произведение чисел переменной длины и сумму парных произведений и-разрядных чисел с незначительными аппаратурными затратами. Кроме того, устройство имеет однородную структуру, что дает возможность эффективно его испольэо- вать при применении БИС и СБИС, l з.п. ф., 2 ил.

Устройство (фиг. 1) содержит иМив ,разрядный регистр 1 множимого, и бло- CA ков 2 вычисления разрядных значений CQ произведения, и буферных регистров 3 фф первой группы, и буферных регистров . фф

4 второй группы, коммутатор 5 и блок авЦ

6 задержки, вход 7 коррекции устрой- ф ства, первый 8 управляющий вход устройства, входы 9 и 10 множителя и множимого устройства, второй управляющий вход 11.устройства, выход 12 устройства.

Блок 6 задержки (фиг. 2) содержит

К,n-разрядных регистров 13 и (K-1) коммутаторов 14.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

1536374

ГХ У+А+В, Регистр 1 множимого предназначен для хранения значения и разрядов мно1 жимого. Регистры 3 и 4 предназначены для хранения значения соответственно старшего и младшего разрядов разрядных произведений, формируемых блоками 2.

Блоки 2 предназначены для вычисле ния значений разрядных произведений по формуле ! где Х, Y — - соответствующие разряды сомножителей;

А,  — разрядные слагаемые, поступающие на входы первого и второго слагаемых бло|. ка 2.

Блоки 2 могут быть реализованы са мыми различными методами и средства ми в зависимости от требований к, быстродействию, регулярности структу: ры и т.д., в частности возможно выполнение в виде постоянного запоми нающегоо. устройства (ПЗУ) или в виде комбинационных схем, синтез которых может быть произведен любым из изве стных методов по таблице истинного ! функционирования блока.

Коммутатор 5 предназначен для по, дачи на вход второго слагаемого и-го блока 2 информации либо с входа 7 коррекции устройства, либо с выхода блока 6 задержки в зависимости от сигнала на его управляющем входе.

Блок 6 задержки предназначен для хранения разрядов суммы частичных произведений, используемых при умно40 жении сомножителей разрядностью N> п, т.е, разрядностью до (1:+1) и, а также для хранения разрядов суммы,парных произведений и-разрядных сомножителей при вычислении суммы парных

45 произведений. Б зависимости от разрядности сомножителей на вход записи блока 6 подается сигнал, устанавливающий необходимую задержку информации перед ее вьдачей для подсуммиров ания в блоках 2 при вып олне нии данной функции. Возможна различная реализация блока 6 задержки.

Регистры 13 блока Ь предназначены для хранения значения разрядов суммы частичных произведений при умножении

I чисел разрядностью N) и и для хранения значения разрядов суммы парных произведений при выполнении устройством соответствующей функции, На фиг. 2 в целях упрощения не показаны цепи синхронизации, разрешения эаписи.и установки в нулевое состояние, однако одинаковые по функциональному назначению цепи являются общими для всех регистров 13, а также для регистров

Зи4.

Коммутаторы 14 предназначены для подачи на вход соответствующего регистра 13 информации со своих первых либо вторых информационных входов в зависимости от сигнала на их управляющих входах.

Рассмотрим работу устройства для следующих случаев: умножение и-разрядных сомножителей; умножение сомножителей разрядностью N > n; вычисление. суммы парных произведений и-разрядных сомножителей, Устройство работает следующим образом.

В исходном состоянии регистры 3 и 4 и регистры блока 6 обнулены.

В регистре 1 хранится без знака п-разрядное значение множимого.

На первый управляющий вход 8 устройства подан потенциал, настраивающий коммутатор. 5 на передачу информации с входа 7 коррекции устройства, Умножение осуществляется за 2п тактов.

В каждом иэ и первых тактов работы устройства на его вход 9 поступает по одному разряду значение множителя, начиная с младшего разряда, При этом в i-м блоке 2 производится умножение разряда множителя, поступающего на его вход множителя с входа 9 множителя устройства, на -й разряд .множимого, поступающего на его вход множимого с выхода i-ro разряда регистра

1 множимого, и прибавление к младшему разряду получившегося при этом произведения через входы первого и второго слагаемых блока 2 старшего разряда произведения i -го блока 2, сформировàííîrо в предьдущем такте и хранимого в i-м регистре 3, и младшего разряда произведения (i+1)-го блока 2, сформировайного в предьдущем такте и хранимого в (i+1) ì регистре 4. Сформированные i-м блоком 2 старший и младший разряды произведения с его выходов записываются соответственно в i-e регистры 3 и 4.

После выполнения и первых тактов на вход 9 множителя устройства посту-.

5 153 пает нулевая информация и далее осу-ществляется еще дополнительно п тактов, в течение которых иэ устройства. выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4, Вывод 2,п-разрядного произведения сомножителей в устройстве осуществляется через его выход 12 по одному разряду в каждом такте. В рассмотренном случае на вход 7 коррекции устройства во всех тактах подается нулевая информация. В тех же случаях, когда требуется получить округленное произведение, необходимо в первом такте работы устройства на его вход 7 подать корректируюцую информацию (для округления Z.n-разрядного произведения и-разрядных сомножителей, представленных в двоичнокодированной щестнадцатиричной системе счисления, необходимо подать в первом такте работы на вход 7 двоичный код 1000), Это позволяет осуществить округление результата без дополнительных временных затрат. 1(роме того вход 7 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде, Умножение m.n-,ðàçðÿäíûõ чисел (m = 2...,,1+1) в устройстве производится за ш циклов, каждый из которых реализуется за (ш,n + n) тактов.

Для получения правильного результата блок 6 настраивается на задержку (m-1).п тактов (это достигается подачей соответствующего потенциала на вход 11 устройства), В кажцом цикле работы осуществляется вычисление частичного произведения ш.п-разрядного множителя на и разрядов множимого и подсуммирование к нему суммы частичных произведений, сформированной в предыдущем цикле и хранимой в блоке 6 (старшие разряды) и в регистрах 4 (младшие разряды), В итоге получается новая сумма частичных произведений, При этом запись в блок 6 первого разряда суммы частичных произведений, формируемой блоками 2, начинается во втором такте каждого цикла, так как в первом такте этот разряд записывается в первый регистр 4. 1(роме того, младшие и разрядов этой суммы, хотя и подаются в этом цикле в блок 6, однако в дальнейшем не используются в вычислениях (это достигается соответ6374 6

1;0

50 ствующей настройкой коммутатора 5), остальные m.n разрядов этой суммы в соответствуюцие моменты времени поступают на вход второго слагаемого п-го блока 2 (ввод младших и разрядов осуществляется одновременно с выводом старших и разрядов этой же суммы из регистров 3 и 4 в блок 6 в течение данного цикла, а ввод оставшихся

n(m-1) разрядов — по одному разряду. в каждом такте следуюцего цикла), Рассмотрим работу устройства в одном цикле.

В регистре 1 множимого хранятся и соответствующих разрядов m.n-разрядного множимого, в регистрах 3 — нулевая информация, а в регистрах 4 — соответствующие разряды суммы частичных произведений, сформированной в предыдущем цикле. На первый управляющий вход 8 устройства подан потенциал, настраивающий коммутатор 5 на передачу информации с выхода блока 6. Задержка в (m-1).п тактов в блоке 6 достигается тем, что коммутатор 14,(rrl) настроен на передачу информации с информационного входа блока 6 на вход п-го разряда регистра 13,(тп-1), а остальные коммутаторы 14 организуют цепь последовательно соединенных регистров 13.

В каждом такте из m.п первых тактов рассматриваемого цикла на вход 9 множителя устройства поступает по одному разряду значения множителя, начиная с младших разрядов, при этом в блоках 2 выполняются те же операции, что и в первьгс и тактах в случае вычисления произведения и-разрядных сомножителей. Отличие состоит только в том, что в первом такте цикла на входах второго слагаемого всех блоков

2 присутствуют и соответствуюцих разрядов суммы частичных произведений, сформированной в предыдуцем цикле и хранимой в регистрах 4, остальные

n(m-1) разрядов этой суммы поступают по одному разряду в каждом такте с выхода блока 6 через коммутатор 5 на вход второго слагаемого и-ro блока 2 (за исключением (n-1) последних из

m.n первых тактов, когда под управлением сигнала на входе 8 устройства коммутатор 5 не разрешает прохожде-. ние информации из блока 6, так как в это время на выходе блока 6 появляются младшие (n-1) разрядов сформированной в этом цикле суммы частиччых

153637 ууроиэведений) . После окончания m,n-ro такта на вход 9 множителя устройства подается нулевая информация-, а на, ходе 8 устройства все еще присутст5 вует потенциал, запрещающий прохождение информации из блока 6 в блоки 2, т.е. на вход второго слагаемого n-ro блока 2 подаются нули.

В (m.n+1)-м такте начинается вы од старших и разрядов суммы частичу1ых произведений, сформированной в тим цикле и хранимой в регистрах 3

И 4, После окончания (m,n+))-ro таус у а на ВХОД 8 устройства поДается пΠ— 15 енциал, настраивающий коммутатор 5 на передачу информации с выхода блока 6, . В течение последующих (и-1) тактов на вход 9 множителя устройства ууродолжает поступать нулевая информа- 20

Ция и с выхода первого регистра 4 в блок 6 выводится с соответствующим у1реобразованием информация, хранимая регистрах 3 и 4, т,е. выводятся старшие разряды суммы частичных про- 25

Изведений, сформированной в рассмату1иваемом цикле, а с выхода блока 6

В это время в регистры 4 загружаются уерез вход второго слагаемого и-го блока 2 младшие разряды этой же сум- 30 мы частичных произведений, используемые в следующем цикле вычислений.

Одновременно с выполнением (m;n+n)-ro

7, акта на вход 10 множимого устрбйства

Иодаются слеДующие п разрядоВ множимого 3

И производитсяих эайись в регистр 1.

Вывод через выход 12 устройства

Окончательного значения произведения у17.п-разрядных сомножителей осущестВляется по одному разряду в каждом, кз первых и тактов каждого цикла (младшие ш.п разрядов. произведения) и по одному разряду в каждом такте последнего пт-го цикла (старшие ш.п разрядов произведения ), 45 ,Вычисление суммы парных произведедий в виде, Х, ", (где Х,, 1, ау

1т-разрядные сомножители) производитСЯ за К ЦиклОВд каждыи из кОтОрых 50 реализуется за 2п тактов.

В каждом цикле осуществляется вычисление произведения Х; .7; (i

),...,Ф) и прибавление к нему уже сформированной суммы парных произвеР дений . Х; 7, хранящийся в блоке

I, «1 1 )

6 задержки и поступающей на вход второго слагаемого п го блока 2 через коммутатор 5, На второй управляющий вход 11 устройства при этом подается потенциал, настраивающий блок 6 на задержку в и тактов, а на первом управляющем входе 8 устройства во всех тактах всех циклов работы присутствует потенциал> настраивающий коммутатор 5 на прохождение информации с выхода блока 6„ Запись суммы проиэве< дений ; = Х Y в блок 6 начинается

1 I со второго такта i — ro цикла, как и в предыдущем случае, а начиная с (n+j)-го такта этого цикла эта сумма по разряду в каждом такте с выхода блока б поступает на вход второго слагаемого и-го блока 2, В результате этого одновременно с выводом из регистров 3 и 4 старших разрядов суммы произведений осуществляется запись и его младших разрядов в регистры 4 для выполнения следующего цикла.

Прием очередных значений множимого и множителя осуществляется одновременно с выполнением последнего такта цикла, Результат вычисления суммы парных произведений выводится по одному разряду в каждом такте последнего

E-го цикла °

Формула изобретения

1, Устройство для умножения чисел, содержащее регистр множимогo, п блоков вычисления разрядных значений произведения и две группы по и буферных регистров, причем вход множителя устройства соединен с входами множителя и блоков вычисления разрядных значений произведения, входы множи— мого которых соединены с выходами соответствующих разрядов регистра множимого, вход первого слагаемого i-го блока вычисления разрядных значений произведения соединен соответственно. с выходом i-ro буферного регистра первой группы (i = 1...,,n), вход второго слагаемого 1 — го блока вычисления разрядных значений произведения соединен соответственно с выходом (j +1)-го буферного регистра второй группы, входы и буфе рных регистров первой и второй групп .соединены соответственно с выходами старшего и младших разрядов соотвеTcтвующих п блоков вычисления разрядных значе10

1536374

7. 9 ний произведения, выход первого буферного регистра второй группы соединен с выходом устройства, вход множимого устройства соединен с входом .регистра множимого, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения умножения чисел разрядностью N)-è и вычисления суммы парных произведений, в него введены коммутатор и блок задержки, информационный вход которого соединен с выходом первого буферного регистра второй группы, а вход записи — с первым управляющим входом устройства, второй управляющий вход которого соединен с управляющим входом коммутатора, первый и второй информационные входы которого соединены соответственно с входом коррекции устройства и выходом блока задержки, а выход— с входом второго слагаемого п-го блока вычисления разрядных значений про-, изведения.

2. Устройство по и. 1, о т л и—

5 ч а ю щ е е с я тем, что блок задержки содержит IC.n-разрядных регистров и (IC-1) коммутаторов (IC

fN/n — 11, где (Х вЂ” ближайшее целое з Х), причем информационный вход блока соединен с входом п-ro разряда :(-ro регистра и первыми информационными входами (I -1) коммутаторов, управляющие входы которых соединены с входом записи блока, выход которого соединен с выходом первого разряда первого регистра, выход первого разряда i-ro регистра соединен соответственно с вторым информационным входом (i-1)-го коммутатора (i = 2,...,1:), выход которого соединен с входом и-ro разряда (i-1)-ro регистра.

1536374

Составитель Е.Мурзина

Редактор М.Иедолуженко ТехредМ.Дидык Корректор Т,Малец

Заказ 109 Тираж 550 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва,„ Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.. Ужгород, ул. Гагарина, 101