Устройство для контроля за ходом вычислительного процесса

 

Изобретение относится к вычислительной технике и предназначено для выделения состояний вычислительной машины, способной работать в системе, отдельных фаз работы операционной системы, прикладных программ, внешних устройств, процессора, а также для выделения определенной программы или нескольких программ, различных типов прерываний, дискретных событий, отсчета временного интервала с различными тактовыми частотами. Целью изобретения является расширение функциональных возможностей устройства за счет введения новых режимов работы. Устройство для контроля за ходом вычислительного процесса включает блок выделения программ (БВП), блок контроля времени, блок шинных формирователей и дешифратора адресов, блок шинных формирователей, мультиплексор, блок выделения событий, блок управления, блок выходных регистров, блок выделения последовательности событий, блок выделения дискретных событий. Применение предлагаемого устройства в процессе экспериментального исследования надежности структурно-избыточных управляющих вычислительных систем позволит значительно повысить достоверность получаемых оценок надежности. 1 з.п.ф-лы, 16 ил, 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5115 G 06 F 11/26 1 -ll/)

1о(t. i:=ь- es.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

> I

С..

ОО

Ю, ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4266055/24-24 (22) 23.06.87 (46) 30.01.90. Бюл. N- 4 (71) Омский политехнический институт. и Омское научно-производственное объединение "Автоматика" (72) А.П. Банков, В.И. Потапов, В.С. Половников, В.М, Танасейчук и А.M. Уленков .(53) 681.3(088.8) (56) Шевкопляс Б.В. Микропроцессорные структуры: Инженерные решения. М,, 1986.

Авторское свидетельство СССР

Р 1 273933,,кл. G 06 F 11/26,,1985, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ 3А ХОДОМ ВЫЧИСЛИТЕЛЬНОГО ПРОЦЕССА (57) Изобретение относится к вычислительной технике и предназначено для вьщеления состояний вычислительной машины, способной работать в системе, отдельных фаз работы операционной системы, прикладных программ, внешних устройств, процессора, а также для

Изобретение относится к вычислиI тельной технике и предназначено для синхронизации с вычислительным процессом в мини и микроЭВМ при экспе" риментальном исследовании устойчивости ЭВМ к различным типам отказов и сбоев.

Целью изобретения является расширение функциональных возможностей путем организации новых режимов работы устройства, а именно возможности выделения отдельных участков прог„„SU„„1539780 А1

2 вьщеления определенной программы или ,нескольких программ, различных типов прерываний, дискретных событий, отсчета временного интервала с различными тактовыми частотами. Целью изобретения является расширение функциональных возможностей устройства за счет введения новых режимов работы.

Устройство для контроля, за ходом вычислительного процесса включает блок выделения программ, блок контроля времени, блок шийных форми- . рователей и дешифратора адресов,;блок шинных формирователей, мультиплексор, блок выделения событий, блок управления, блок вь1ходных регистров, блок а г е выделения последовательности событии, блок выделения дискретных событий.

Применение предлагаемого устройства в процессе экспериментального иссле- (дования надежности структурно избы точных управляющих вычислительных систем позволит значительно повысить достоверность получаемых оценок надежности. 1 з.п. ф-лы, 16 ил, 2 табл. рамм по информации, возможности выделения заданного количества обращений к подпрограммам иди заданного количества срабатываний определенных участков программ, возможности программирования последовательности со-,)Ь бытий, появление которых в ЭВМ необ- д, ходимо выделить в данном эксперименте, возможности программирования выделения совокупности событий, которые .могут наступить в разные моменты времени, возможности синхронизации с по-

1539780 следовательностью состояний в различных объектах ЭВМ, возможности подсчета количества тактовых импульсов в различных модулях ЭВМ, программируемого выделения дискретных сигналов

5 или их по следовательно сти.

На фиг. 1 и 2 изображена схема устройства для контроля за ходом вычислительного процесса: на фиг. 3— ,схема блока выделения программ; на фиг. 4 — схема блока выходных регистров; на фиг. 5 — схема блока шинных формирователей и дешифратора адресов; на фиг; 6 — схема блока управления; на фиг. 7 — схема блока контроля времени; на фиг. 8 — схема блока выделения событий; на фиг,9 схема блока выделения дискретных

Чобытйй; на фиг. 10 — схема блока выделения последовательности событий; на фиг. 11 — временные диаграммы выделения последовательности адресов; на фиг. 12 — временные диаграммы выделения последовательности данных; на фиг. 13 — временные диаграммы выДеления последовательности команд; на фиг. 14 — временные диаграммы выделения последовательности команд с использованием счетчика циклов; на фиг. 15 — временные диаграммы работы блока выделения дискретных событий; на фиг. 16 — временные диаграммы работы блока выделения последовательности событий.

Устройство 1 для контроля за ходом 35

1 вычислительного процесса (фиг. 1 и 2) подключается к магистрали 2, входящей в состав миниЭВМ. 3, и к магист рали 4, входящей в состав ЭВМ 5, ко40 торая содержит центральный процессор

6, оперативное запоминающее устройство 7, устройство 8 связи с объектом и внешнее устройство

Устройство 1 для контроля за хо45 дом вычислительного .процесса содержит блок .10 выделения программ, блок 11 контроля времени, блок 12 шинных формирователей и дешифратора адресов, блок 13 шинных формирователей, мультиплексор 14, блок 15 выделения со50 бытий, блок 16 управления, блок 17 выходных регистров, блок 18 выделения последовательности событий и блок 1 9 выделения дискретных событий.

Блок 10 выделения программ (фиг.3) 5

55 состоит из буферного регистра 20, регистра 21 обратной связи, регистраформирователя 22, оперативной памяти

23, счетчика 24 циклов, дешифратора

25 и шинного формирователя 26.

Блок 10 в режиме начальной установки производит запись в оперативную память 23 необходимой информации, а в режиме синхронизации — выделение необходимых программ и последовательностей состояний вычислительной машины и т.п., а также осущест-. вляет управление блоком 17, На фиг. 3 позициями 27-43 обозначены входы и выходы блока 10, а также

Линии соединений входов,и выходов блоков устройства, показанных на фиг. 1, 2, 4, 5, 6, 7, 9 и 10.

Блок 17 выходных регистров (фиг. 4) состоит иэ семи элементов

ИЛИ 44-50 и десяти регистров 51-60.

На фиг. 4 позициямй 61-77 обозначены входы и выходы блока 17, а также линии соединений входов и выходов блоков устройства, приведенных на фиг. 1, 2, 6, 7, 8, 9 и 10.

Блок 12 шинных формирователей и дешифратора адресов (фиг. 5) содержит формирователи 78 и 79, регистр

80 и дешифратор 81 адреса. На фиг.5 позициями 82-84 обозначены входы блока 12, позиций 85 — первый выход дешифратора адресов 81, а позициями

86-91 — выходы блока 12, кроме того, позициями 82-84 и 86-91 на фиг. 1, 2, 6, 9 и 10 обозначены линии соединений входов и выходов блоков устройства.

Блок 1.6 управления (фиг. 6) содержит вход 92, генератор 93 тактовых импульсов, программируемую логическую матрицу 94, три RS-триггера

95-97, шичный формирователь 98 и программируемую схему 99 сравнения. На фиг. 6 позициями 100-102 обозначены входы и выходы блока 16, кроме того, позициями 92, 100, 101 и 102 обозначены линии соединений входов и выходов блоков устройства на фиг. 1, 2, 8 и 10.

Блок 11 контроля времени (фиг. 7) состоит иэ мультиплексора 103, счетчика 104 и элемента И 105.

Блок 11 может работать в режимах записи в счетчик и счета, На фиг. 7 позициями 106 109. обозначены входы и выходы блока 11, вместе с тем этими же позициями обозначены линии соединений входов и выходов блоков устройства на фиг. 1, 2, 8, 10.

5 15397

Блок 15 выделения событий фиг.8— представляет собой программируемую схему 110 сравнейия, в состав которой входят пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 111.1-111.5, пять элементов

2-И-НЕ 112.1-112.5 и элемент 5-И

113. На фиг. 8 позициями 114-116 обозначены входы и выходы блока 15, а также линии соединений входов и выходов блоков устройства, показанных на фиг, 1, 2, 9 и 10.

Блок 19 выделения дискретных событий (фиг. 9) состоит из шинного формирователя 117, программируемой схемы 118 сравнения, двух элементов

И 119 и 120, счетчика 121, оперативной,памяти 122 и мультиплексора 123.

На фиг. 9 позициями 124-127 обозначены входы и выходы блока 19, а так- 20 же линии соединений входов и выходов блоков устройства, приведенных на фиг. 1, 2 и 10.

Блок 18 выделения последовательности событий (фиг, 10) содержит счетчик 128, оперативную память 129, схему 130 сравнения., мультиплексор

131, элемент ИЛИ 132 и дешифратор

133 разрешения работы. На фиг. 10 позицией 134 обозначен выход блока

18, а также линия соединения выхода блока 18 с блоками устройства для контроля за ходом вычислительного процесса (фиг. 1 и .2).

Блок 10 выделения программ предназначен для выделения отдельных участков программ и подпрограмм, выделения заданного количества обращений к подпрограммам или заданного количества срабатываний определенных 4п участков программ, обращений к внешним усгройствам и т.д.

Буферный регистр 20 предназначен для хранения нового адреса, вырабатываемого оперативной памятью 23 на 45 время, необходимое для записи данных по старому адресу в эту память.

Регистр 21 обратной связи и регистр-формирователь 22 предназначены для хранения адреса при записи или чтении информации в оперативную память 23.

Оперативная память 23 предназначена для хранения информации, необходимой для синхронизации с Вычислитель 55 ным процессом.

Счетчик 24 циклов предназначен для подсчета количества циклов, обращений к подпрограммам и т.п.

80 6

Дешифратор 25 предназначен для управления записью информации в блоки 17 и 11.

Шинный формирователь 26 предназначен для подключения магистрали миниЭВМ 3 к информационному входу регистра 21.

Блок 17 выходных регистров предназначен для хранения информации в блоках 16, 15, 11, 18 и 19 и мульти- плексоре 14.

Элементы KIN. 44-50 предназначены для выбора управляющего сигнала на регистры 51 52, 54-57.и 59.

Регистры 51 и 52 предназначены для хранения информации, поступающей в программируемую схему 99 сравнения; регистр 53 — для хранения информации о том, что нужная программа выделана, поступающей в программируемую схему

110 сравнения; регистры 54 и 55 — для хранения информации, необходимой для функционирования программируемой схемы 18 сравнения, регистры 56 и 57 для хранения информации, поступающей в программируемую схему 110 сравнения; регистр 58 — для хранения информации, необходимой для управления мультиплексором 103; регистр 59 — для хранения информации, необходимой для управления мультиплексором 14; рет гистр 60 — для хранения информации о том, какая программа выделена, поступающей в схему 130 сравнения.

Блок 12 шинных формирователей и дешифратора адреса предназначен для управления записью в различныЕ элементы устройства 1, для контроля за ходом вычислительного процесса, а также для связи с миниЭВМ 3.

Шинный формирователь 78 предназначен для подключения магистрали миниЭВМ 3 к информационным входам регистров 20, 21, 22, 51-60 и счетчиков 121 и 128, а шинный формирователь 79 — для подклочения магистрали миниЭВМ 3 к регистру 80.

Регистр 80 предназначен для хранения информации, поступающей на информационные входы оперативных запоминающих устройств 23, 122 и .129.

Дешифратор 81 адреса предназначен

I для преобразов ания информации из миниЭВМ 3 в управляющую информацию для записи в регистры 80, 51, 52, 54-57 и 59, программируемую логическую матрицу 94, счетчик 121, оператив1539780 ную память !22, счетчик 128 и опера-, тивную память 1,29.

Блок 16 управления предназначен для формирования управляющих сигналов в регистры. 21 22, 20, оперативную память 23 и -счетчик 24 циклов.

Генератор 93 тактовых импульсов предназначен для выработки тактовых частот Tl и Т2 ° . Программируемая логическая матри1О ца 94 предназначена для выработки управляющих сигналов в зависимости от комбинации сигналов на входе, RS-триггер 95 предназначен для хранения сигнала, поступающего иа десятый вход программируемой логической матрицы 94; RS-триггер 96для хранения сигнала, поступающего на одиннадцатый вход программируемой логической матрицы 94 и на вход -1 и и счетчика 24 циклов,. RS-триггер 97 для хранения информации о том, что счетчик 24 циклов равен нулю.

Шинный формирователь 98 предназначен для связи магистрали ЭВМ с программируемой схемой 99 сравнения, Программируемая схема 99 сравнения предназначена для выделения заранее запрограммированного сигнала. 30

Блок 11 контроля времени предназначен для отсчета временного интервала с различными тактовыми частотами.

Мультиплексор 103 предназначен для подключения к входу "-1" счетчика 104

35 одного из информационных входов в зависимости от комбинации на управляющих входах.

Счетчик 104 предназначен для отачета временного интервала (заранее 40 записанного} с различными тактовыми частотами.

Элемент И 105 предназначен для пропуска сигнала "-0" счетчика 104 в случае, если на втором входе элемента есть Разрешающий сигнал из дешифратора 133 разрешения работы.

Блок 15 выделения событий, представляет собой программируемую схему

110 сравнения и предназначен для выработки сигнала в случае выполнения заданных условий.

Блок 19 вьделения дискретных событий предназначен для выделения необходимых сигналов или их последовательностей.

Шинный фррмирователь 117 предназначен для соединения магистрали ЭВМ с программируемой схемой 118 сравнения.

Программируемая схема 118 сравнения предназначена для выделения заранее запрограммированного сигнала.

Элементы И 119 и 120 предназначены для пропуска сигналов с выходов схемы 118 и оперативной памяти 122 в случае, если на вторые входы элементов поступает разрешающий сигнал из дешифратора 133 разрешения работы.

Счетчик 121 предназначен для перебора по порядку адресов оперативной памяти 122.

Оперативная память 122 предназначена для храненйя информации, необходимой для выделения последовательности однотипных событий.

Мультиплексор 1 23 предназначен ,! для подключения одного из информационных входов к входу "+1" счетчика

121 в зависимости от комбинации на управляющих входах.

Блок 18 выделения последовательности событий предназначен для выделения разнородных последовательностей событий, Счетчик 128 предназначен для перебора по порядку адресов оператив- ной памяти 129 °

Оперативная память 129 предназначена для хранения информации, необходимой для выделения последовательности событий.

Схема 130 сравнения предназначена для выработки сигнала в случае совпадения информации с четвертого выхода оперативной памяти 129 и с выхода регистра 58.

Мультиплексор 131 предназначен для пропуска сигнала с одного из информационных входов на второй вход элемента ИЛИ 132 при определенной комбинаций на управляющих входах.

Элемент ИЛИ 132 предназначен для выработки сигнала на вход "+1" счет чика 128 в случае наличия сигнала на выходе схемы 130 сравнения или мультиплексора 131.

Дешифратор 133 разрешения работы предназначен для выработки сигналов разрешения работы в блоках 16, 19 и

11.

Шинный формирователь 13 предназначен для подключения магистрали ЭВМ к информационным входам мультиплексора 14.

9 1539

Мультиплексор 14 предназначен для подключения одного из информационных входов к адресному входу блока 10 в зависимости от комбинации на управI ляющих входах.

Устройство для контрогя за ходом вычислительного процесса предназначено для выделения определенных типов событий, под которыми в дальнейшем будет пониматься работа операционной системы в ЭВМ, пользовательская программа, этапы и фазы выполнения определенной функции, события типа прерывания от внешних устройств, наличие определенного числа обращений к внешнему устройству и определенному участку адерсов ОЗУ и т.д., т.е. события, происходящие непосредственно в ЭВМ, информация о кото- 20 рых может быть получена с магистрали

ЭВМ и других точек подключения.

Устройство 1 служит для вьделения как отдельных событий, их совокупностей, так и для вьщеления опре- 25 деленной заданной последовательности событий и их совокупностей и может ,найти применение для сбора статистической информации о поведении ЭВМ, работающей в реальном масштабе време- 30 ни, а также при экспериментальном ис- следовании надежности и устойчивости

ЭВМ к различным типам отказов и сбоев. В последнем случае выходы блока выделения событий и блока выделения

35 последовательности событий могут быть подключены непосредственно в точку, в которой будет проимитирована неисправность, или же управлять специально разработанным имитатором неисправ- 40 ностей.

Работа устройства начинается после предварительной записи блоков выделения программ 10, выделения последовательности событий 18 и выделения 45 дискретных событий 10 в которых записываются ОЗУ информацией, необходимой для выделения отдельных событий ипи их последовательностей.

В исходном состоянии регистры 5160 сброшены. Для того, чтобы устрой,.ство начало работу по вьщелению оп 1 ределенных событий, необходимо в счетчик 128 записать начальный адрес оперативной памяти 129, по которому хранится информация для дешифратора

133 разрешения работы. После этого нужно задать начарьйые условия для работы блока 16 управления, которые с

780 10 задаются регистрами 51 и 52. Регистры 54 и 55 задают начальные усло— вия работы блока 19 вьщеления дискретных событий. Регистры 56 и 57 задают начальные условия работы блока 15 выделения событий. Регистр 59 настраивает мультиплексор 14 на подключение соответствующей шины и хранит сигнал "Чтение" для оперативной памяти.129.

Появление на выходе дешифратора

133 разрешения работы соответствующих сигналов разрешения определяет начало работы устройства.

Появление единичного сигнала на линии 100 разрешает работу блока

10 выделения программ, появление единичного сигнала на линии 109 — работу блока 11 контроля времени, а появление единичного сигнала на линии 125— работу блока 19 вьщеления дискретных событий, Таким образом, блок выделения последовательности событий координирует работу блоков выделения программ, контроля времени и выделения дискретных событий.

Шинный формирователь 78, регистр

80, шинный формирователь 26, буферный регистр 20, оперативная память 23, счетчик 24 циклов и мультиплексор 14 являются элементами с тремя состояниями на выходах (0,1, "Отключено" ), Отказы элементов исключаются благодаря тому, что в каждый момент времени на передачу работает только один из элементов, подключенных к одной шине.

Табл. 1 и 2 показывают как в зависимости от режима работы изменяются состояния элементов 26, 23, 80, 20 и

24 (табл. 1) и элементов 14 и 78 (табл. 2).

Запись начальных условий состоит из трех этапов: 1 — запись в регистры 21 и 22; II — запись в регистр 80;

III — выработка управляющих сигналов.

Перезапись счетчика состоит из следующих этапов: 1 — запись информации в счетчик 24 циклов; II - изменение содержимого счетчика 24 циклов;

III — перезапись содержимого счетчи,ка в оперативную память 23; IV — saпись нового адреса в регистр 21 из регистра 20.

Блок 10 (фиг. 3).работает в следующих режимах: I — запись в оперативную память 23; II — выделение пос- . ,ледовательностей событий (в частности

39780 12

11 15 программ); III — вьщеление заданного числа повторяющихся событий.

В первом режиме на информационный вход оперативной памяти 23 по маги1 страли 34 поступают данные, зафиксированные в регистре 80, затем на адресные входы оперативной памяти 23 поступает информация из регистров

21 и 22, записанная туда из миниЭВМ через шинные формирователи 78 и 26.

Затем из программируемой логической матрицы 94 вырабатываются сигналы

"Запись" и "ВК" в оперативную память

23 (по линиям 37 и 38).

Во втором режиме в исходном состоянии в регистре 21 записан нулевой код, Этот код записывается в регистр всякий раз, когда сравнение оказалось неудачным. На регистр 22 поступает код, соответствующий начальному событию. Информация на регистрах 21 и 22 составляет адрес, по которому в оперативную память 23 записан код, поступающий в регистр 21. Далее вслед за начальным поступает код второго события и т.д.

Если искомая последовательность найдена, то на конечном этапе поиска единица с выхода D2 оперативной памяти 23 поступает в регистр 53, запись в который разрешает сигнал с дешифратора 25, Во всех ячейках памяти, не занятых в выделении последовательности, записаны нули, поэтому любой срыв с цепочки вновь приведет в начальную точку поиска, в которой содержимое регистра 21 равно нулю и ожидается появление первого события.

Устройство может быть запрограммировано на одновременный поиск нескольких сообщений, а также на выполнение арифметических операций, на проверку соотношений между числами, на проверку попадания чисел в заданные границы и т.д.

Во втором режиме может быть вьщелена последовательность адресов. Вре менная диаграмма, поясняющая этот режим работы для интерфейса ИУС приведена на фиг. 11. Возможно применение устройства и в других интерфейсах, при этом изменится только логика функционирования программируемой логической матрицы 94 °

На фиг. 11 при появлении адреса на шине адреса данных (А/Д) становится активной шина признака адреса (ШПРА), которая активизирует шину

45 подтверждения признака адреса (ШППА).

Активизация ШППА вызывает сброс сигнала ШПРА, который сбрасывает сигнал

ШППА, Активный уровень ШПРА вызывает срабатывание схемы 99 и появление сигнала синхронизации (СС), который поступает в программируемую логическую матрицу 94, где вырабатывается сигнал "Запись" в регистр 22 (ЗпРФ).

По переднему фронту сигнала ЗпРФ производится запись адреса в регистр

22, По единичному значению ЗпРФ вырабатывается сигнал ВК оперативной памяти 23, которая постоянно находится в состоянии чтения, а следовательно, происходит считывание из оперативной памяти 23. Сигнал ВК сбрасывается по нулевому уровню ЗпРФ. В зависимости от содержимого оперативной памяти 23 дальше могут быть два пути: первый — информация с выхода D4 оперативной памяти 23 вызывает выработку в программируемой логической матрице 94 сигнала "Запись" в регистр 21 (ЗпРОС) и затем фиксацию информации с выхода Dl оперативной памяти 23 в регистр 21; второй — состояние выхода

D3 оперативной памяти 23 определяет состояние дешифратора 25, сигнал с выхода которого поступает в блок 17.

После того как ШПРА принимает пассивное состояние, происходит сброс сигнала СС, а следовательно, снимается сигнал ЗпРФ.

В этом же режиме может быть вы-. делена последовательность данных, Временная диаграмма, поясняющая этот режим работы приведена на фиг. 12, Она отличается от временной диаграммы на фиг. 11 тем, что сигнал ШПРА заменен инверсией сигнала на шине запроса данных (КЗД), а сигнал ШППА— сигналом на шине наличия данных (ШНД), В остальном эти диаграммы идентичны.

Во втором режиме также может быть выделена и программа, На фиг. 13 показана временная диаграмма, поясняющая этот режим работы, Отличие этой диаграммы при работе без счетчика циклов 24 от диаграммы на фиг. 12 состоит в том, что сигнал СС вырабатывается посЛе появления активного уровня сигнала признака команды (К) на магистрали 4. В остальном временные диаграммы для второго режима на фиг. 12 и 13 аналогичны.

39780 14

13 15

В третьем режиме возможно выделение программ с использованием счетчи ка циклов 24,подсчитывающего циклы в программе. Этот режим работы поясняется временными диаграммами на фиг. 13 и фиг. 14. На фиг. 13 при приходе данных на шину А/Д возбуждается ШЗД, что вызывает активизацию ШНД. По фронту сигнала ШНД сигнал ШЗД переходит в пассивное состояние, что вызывает сброс ШНД. Одновременно с ШЗД на магистрали 4 появляется сигнал К, активный уровень которого обуславливает,срабатывание схемы 99, запрограммированной на это, и появление сигнала СС на входе программируемой логической матрицы 94. При этом на выходе ее активизируется сигнал ЗпРФ.

По переднему фронту сигнала ЗпРФ производится запись в регистр 22, По единичному уровню ЗпРФ вырабатывается сигнал ВК, который влечет за собой считывание из оперативной памяти 23 и, следовательно, смену состояния его выходов. Состояние выходов D4 оперативной памяти 23 вызывает появление сигнала ЗпСЦ. По переднему фронту этого сигнала производится запись информации с выхода .

D2 оперативной памяти 23 в счетчик циклов 24. Единичный уровень ЗпСЦ поддерживает в .активном состоянии сигнал ВК, Дальнейшая работа показана на фиг. 14. Из этой временной диаграммы видно, что для появления сигнала

ЗпСЦ также необходимо нулевое значение входов Зп/Чт оперативной памяти

23 и единичное значение "=0" счетчика циклов, те же условия нужны и для появления активного сигнала на

S-входе RS-триггера 96 (S 96) и на линии ЗпБР, что приводит к записи в регистр 20 информации с выхода Dl оперативной памяти 23. По переднему фронту сиг-нала S 96,,триггер 96 устанавливается в единичное состояние (единица на выходе Х12) и активизи руется вход "-,1" счетчика циклов 24, а по уровню этого сигнала переходит в пассивное состояние сигнал установки -в третье состояние счетчика циклов 24, что приводит к появлению информации на выходе счетчика цик-. лов 24. Сигнал Х12 и такт Т2 вызывают появление активного уровня на

S-входе RS-триггера.95 (S 95).iПо переднему фронту этого сигнала уста10

55 навливается в "1" триггер 95 (появ-, ляется "1" на выходе Хll), что приводит к появлению сигнала Зп оперативной памяти 23 и совместно с "1" на выходе Х12 и тактом Tl "Сброс" (R-входы) 95 и 96 триггеров. По нулю

Т2 сбрасывается сигнал S 95. Зп

ОЗУ23-1 приводит к сбросу сигналов

ЗпСЦ, $ 96, ЗпРБ. Передний фронт сигнала R 95,96 вызывает сброс сигналов Х12, "-1" СЦ, Х12, ноль на входе

"-1СЦ" влечет за собой сброс сигнала СЦ11, что приводит к третьему состоянию на выходе счетчика циклов

24. Нулевой уровень сигнала Хll вызовет сброс сигнала Зп ОЗУ23, нулевой уровень Tl — сброс сигнала R 95, 96.

Нулевой уровень сигнала ЗпСЦ вызывает сброс сигнала ВК, что приводит к переключению в третье состояние выходов оперативной памяти 23 и к пассивному состоянию на входе — третье состояние регистра 20 (совместно с единицей на выходе "=0 СЦ"). Ноль на входе "ЖБР" приводит к тому, что на выходе регистра 20 появляется информация, а совместно с тактом Tl — к тому, что вырабатывается сигнал

ЗпРОС, который сбрасывается по нулю

Tl. Передний фронт ЗпРОС обуславливает фиксацию в регистре 21 информации с выхода регистра 20.

В случае, если после вычитания единицы из счетчика циклов 24 появится нулевой сигнал на выходе

"=ОСЦ", он вызовет сброс сигналов

ЗпСЦ, S 96 и ЗпБР, появление сигнала

ЗпРОС (по такту Т1) и запрет на выработку сигнала ЗпОЗУ.

Блок 17 (фиг. 4) служит для хранения информации ° Регистры. 51, 52, 54-57 и 59 могут записываться из оперативной памяти 23 (выход D2) и из миниЭВМ 3 через шинный :формирователь 78, а регистры 53, 58 и 60— только из оперативной памяти 23.

Шинные формирователи 78 и 79, входящие в. состав блока 12 (фиг. 5), постоянно настроены на прием из миниЭВМ 3 при отсутствии сигнала "третье состояние" ° Дешифратор адреса 81 принимает по магистрали 84 из миниЭВМ 3 управляющий код и вырабатывает сигнал, разрешая запись в регистры

51, "52, 54-57, 59, 80, программируемую логическую матрицу 94, счетчики

121, 128, ОЗУ 122, 129. Блок 16 (фиг. 6) выделяет заданные признаки, 1539780

15 поступающие по магистрали 102 из

ЭВМ 5. Для интерфейса ИУС на вход шинного формирователя 98 поступают сигналы ШПРА, ШЗД и К, которые можно взять с центрального процессора 6, Информация, необходимая для выделения признаков, хранится в регистрах

51 и 52. По шине 68 в схему 99 поступают данные, несущие информацию о необходимом логическом уровне выделяемого признака, а по шине 69 — о необходимости выделения данного признака. Через Xl в программируемой логической матрице 94 обозначен вход разрешения работы, на который по линии 100 поступает сигнал иэ дешифратора 133, а через Х2 и XÇ вЂ” входы связанные линиями 86, 87 с дешифратором 81. На вход Х4 поступает сиг нал "Сброс" с линии 27. На входы

Х5 Х6 — тактовые импульсы Tl и Т2 с генератора тактовых импульсов 93.

Х7 — вход, на который поступает сигнал "=О" с счетчика циклов 24. Х8, Х9 — входы, на которые поступает информация с выхода D4 оперативной памяти 23 по магистрали 39. XIO — это

СС нз схемы 99. Xll — выход RS-триггера 95, à X12 — выход RS-триггера

96. XIÇ â€ . сигнал с выхода Dl оператинной памяти 129. Уl в программируемой логической матрице 94 — ЗпБР, по линии 31 поступающий в регистр 20, устанавливающий RS-триггера 96 в единичное состояние, и сигнал ЗпСЦ, по линии 41 поступающий в счетчик. 24у

У2 — .ЗпРОС, по линии 32 поступающий в регистр 21; УЗ вЂ” ЗпРФ по линии 33 поступающий в регистр 22; У4 — 3/Чт, по линии 37 поступающий в оперативную память 23; У5 — установка RSтриггера .95 в единичное состояние;

Уб †. ВК, по линии 38 поступающий в оперативную память 23; У7 — сброс в нулевое состоянйе RS-триггеров

95 и 96; У8 — установка в третье состояние регистра 20; У9 †установки в третье состояние счетчика 24;

УIΠ— сброс RS-триггера 97 в нулевое состояние, Уll — управление шин- ным формирователем 26. 1

Логика работы программируемой логической матрицы 94 для интерфейса ИУС описывается следующими уравнениями:

У1Х7 ХIIЧХЗ Х8 Х9 Х7;

У2=Х8 Х9ЧХ5 Х7чХ2 Х6ЧХ5 (Хl Х10ЧХ2 Х6ЧХ12чХЗ) (Xll Х12ЧХ4);

УЗ=ХI Х10УХ2 Х6;9

У4 Х7 Х11чХЗ;

У5=Х6ЧХ12;

У6=Х1ЧХ10ЧХ2ЧХ6ЧХ12чХЗ;

У7=Х5 Xll X12YX4;

У8=(ХI ХIО Х2 Х6 Х12 ХЗ) Х7;

У9=Х12;

10 УIО=X4YXI3;

У11=Х2ЧХ5

Работа триггеров 95-97 пояснена на временной диаграмме на фиг. 14.

Блок 11 (фиг. 7) работает следующим образом.

В счетчик 104 по - магистрали 29 из оперативной памяти 23 записывается временной интервал (сигнал "Запись" поступает из дешифватора. 25) . Мультиплексор 103 по магистрали 74 иэ регистра 56 настраивается на подключение шины, на которой присутствует определенная частота. Работа начинается после прихода сигнала "Разрешение счета". После обнуления счетчика

104 вырабатывается сигнал 107 в схеме 110, а при наличии сигнала "Разрешение работы" из дешифратора 133— и в мультиплексоре 131.

Работа блока 15 (фиг. 8), представляющего собой схему 110, заключается в выявлении сигналов, несущих информацию о выделении программы (линия 70 нз. регистра,53), о нулевом состоянии счетчика 24 (линия 101 из

RS-триггера 97), о нулевом состоянии счетчика .104 (линия 107 из счетчика 104), о появлении какога либо события или их последовательности (линии 114 и 115 из схемы 118.и ОЗУ122 соответственно). Схема 110 программируется в регистрах 56 и -57 и получает информацию из них по шинам 73 и 74.

Блок 19 (фиг. 9) может выделять как отдельное событие, так и их последовательность. Отдельное событие, под которым понимается появление заданного уровня сигналов, например сигнала прерывания, выбирается с по50 мощью схемы 118. Вся информация относительно того, какое событие и каким логическим уровнем должно быть выделено, записывается в регистры 54 и 55, и поступает в схему 118 па шинам 71 и

72. События иэ ЭВМ 5 поступают через шинный формирователь 117. Рабата схемы 118 аналогична работе схемы 99 °

Сигнал о выделенном событии по линии

1539780

114 поступает в схему 110, а при наличии сигнала "Разрешение работы" из дешифратора 133 — в мультиплексор

131. Другая часть блока 19 предназна-. чена для выделения последовательности событий. Первоначально необходимо в оперативную память 122 занести информацню, для этого на вход оперативной памяти 122 подаются данные из регистра 80 по шине 34, затем при поступлении сигнала из дешифратора 81 по лилинии 88, в счетчике 121 фиксируется адрес, а после этого на оперативную память 122 с дешифратора 81 по линии

89 передается сигнал "Зап" и производится запись информации в опера.тивную память 122.

Работа блока 19 в режиме выделения последовательности событий пояс- 20 няется временной диаграммой на фиг. 15. По переднему фронту сигнала

"Уст 0", приходящего по линии 27, счетчик 121 устанавливается в нулевое состояние ° При появлении на входе 25 оперативной памяти 122 сигнала чтение (Чт) на ее выходе появляется инфор.мация, настраивающая мультиплексор

123 на пропуск тактируемого сигнала по одной из линий 124(1)-124(n), При 30 появлении этот сигнал поступает на вход "+1" счетчика 121, изменяя информацию на адресном входе оперативной

,памяти 122 и т.д. При появлении пос леднего события сигнал с выхода Dl оперативной памяти 122 по линии 115 поступает в схему 110, а при наличии сигнала "Разрешение .работы" из дешифратора 133 и в мультиплексор 131.

Блок 18 (фиг. 10) способен выделять 40 последовательности различных программ, сигналов, состояний и т.п, Перед началом работы необходимо занести информацию в оперативную память

129. Дпя этого Hà D-вход оперативной памяти 129 из регистра 80 по магистрали 34 поступают данные, в счетчик

128 из миниЭВИ 3 через шинный форми рователь 78 по магистрали 28 посту пает адрес, который записывается в счетчик 128 при наличии разрешающего сигнала на линии 90 из дешифратора

81. Затем, когда поступает сигнал записи по линии 91 из дешифратора

81, в оперативную память 129 производится запись информации.

Работа блока 18 поясняется вре.менной диаграммой на фиг. 16. По переднему фронту сигнала "Уст 0"., пос-.

18 тупающего по линии 27, производится установка в 0 счетчика 128. Содержимое счетчика 128 поступает на адресный вход оперативной памяти 129, и при наличии сигнала чтение (Чт) на его выходах появляется считанная информация, которая, поступая на дешифратор 133, разрешает работу одного из блоков устройства 1 (на диаграмме программируемой логической. матрицы

94), а после прихода информации с этого блока срабатывает схема сравнения 130, сигнал с выхода которой поступает на вход "+I счетчика 128, Состояние счетчика 128 изменится, а затем изменится информация на выходах оперативной памяти 129, которая изменяет состояние дешифратора 133 и сбрасывает схему сравнения 130 в ° ноль. Нулевое состояние схемы сравнения 130 обуславливает такое же состояние и на входе "+1" счетчика 128.

При приходе сигнала с блока, которому дешифратор 133 разрешил работу, появляется единица на выходе мультиплексора 131, которая поступает на вход "+1" счетчика 128. По переднему фронту этого сигнала изменяется содержимое счетчика 128, а затем и состояние выходов оперативной памяти

129, И если это последнее событие, то появляется сигнал на выходе Dl оперативной памяти 129, на выходе мультиплексора 131 появляется "0", а, следовательно, "0" и на входе

"+1" счетчика 128, Предлагаемое устройство позволяет программировать выделение событий различного типа, а также их последовательностей при экспериментальном исследовании поведения вычислительных систем, работающих в реальном масштабе времени, формулаизобретения, г

1. Устройство для контроля за хо-, дом вычислительного процесса, содержащее блок выходных регистров, блок управления, включающий первый триггер и схему сравнения, блок выделения программ, включающий счетчик циклов, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных

1 возможностей устройства путем орга низации новых режимов работы, а нменно возможности выделения отдельных участков программ по информации, воз19

15397

55 можности выделения заданного количества обращений к подпрограммам или заданного количества срабатываний с определенных участков программ, возможности программирования последовательности событий, появление которых в ЭВМ необходимо вьщелить в данном эксперименте, возможности программирования выделения совокупности событий, которые могут наступить в разные моменты времени, возможности синхронизации с последовательностью состояний в различных объектах ЭВМ, возможности подсчета количества тактовых импульсов в различных модулях ЭВМ, программируемого вьщеления дискретных сигналов или их последовательности, в него введены блок контроля времени, блок шинных формирователей и дешифра- 20 тора адресов, блок шинных формирователей, мультиплексор, блок выделения событий, блок выделения последова-, тельности событий и блок выделения. дискретных событий, причем первые информационные входы блока вьщеления йрограмм, блока вьщеления дискретных событий -и блока вьщеления последовательности событий подключены к первому информационному выходу блока 30 .шинных формирователей и дешифратора адресов, выход мультиплексора подключен к второму информационному входу блока выделения программ, второй информационный выход блОка шинных формирователей и дешифратора адресов соединен с вторыми информационными входами блока выделения программ, блока вьщеления последовательности событий и блока выделения дискретных 4g событий и первым информационным входом блока выходных регистров, входы управления первоначальной установкой блока выделения программ, блока вьщеления последовательности событий, 45 блока выходных регистров, блока контроля времени и блока управления соединены с входом сброса устройства, группа выходов блока управления соединена с группой входов управления 50 записью блока выделения программ, первый и второй входы управления записью которого соединены соответственно с первым и вторым выходами блока управления, входы. выбора кристалла, счета циклов, управления приемом информации, первый и второй разрешающие входы блока вьщеления программ соединены соответственно с третьим, 80 ° 20 четвертым, пятым, шестым и седьмым выходами блока управления, управляющий выход блока выделения программ соединен с синхровходом блока контроля времени и первым входом управления записью блока выходных регистров, первый информационный выход блока вьщеления программ соединен с вторым информационным входом блока выходных регистров и первым информационным входом блока контроля времени, второй информационный выход бло ка выделения программ соединен с первым информационным входом блока упг равления, второй ичформационный вход которого соединен с третьим информационным выходом блока вьщеления программ, второй информационный вход ) блока контроля времени является входом устройства для подключения к шине управления интерфейса исследуемой

ЭВМ, адре сный вход блок а ко нтр оля времени соединен с первым выходом блока выходных регистров „разрешающий вход блока контроля времени соединен с первым выходом блока выделения последовательности событий, первый выход блока контроля времени соединен с первым информационным входом блока выделения событий, второй выход блока контроля времени соединен с третьим информационным входом блока выделения последовательности событий, первый и второй информационные входы блока шинных формирователей и дешифратора адресов являются соответственно первым и вторым входами адреса/данных устройства, разрешающие входы блока шинных формирователей и дешифратора адресов и мультиплексора соединены с вторым выходом блока вьщеления последовательности событий, первый и второй входы управления записью блока выделения дискретных событий соединены соответственно с первым и вторым управляющими выходами блока шинных формирователей и дешифратора адресов, третий и четвертый управляющие выходы которого соединены соответственно с третьим и четвертым информационными входами блока управления, пятый управляющий выход блока шинных формирователей и дешифратора адресов соединен с вторым входом управления записью блока выходных регистров, шестой и седьмой управляющие выходы блока шинных формирователей и дешифра21

1539780 22 тора адресов соединены соответствен— но с первым и вторым входами управле-. ния записью блока вьделения последовательности событий, информационный вход блока шинных формирователей

5 является входом устройства для подключения к шине адреса/данных интерфейса.исследуемой.3ВМ, выход блока шинных формирователей соединен с первым информационным входом мультиплек10 сора, с второго IIQ 11 и информационные входы мультиплексора являются входами устройства для подключения к соответствующим магистралям иссле15 дуемой ЭВМ, адресный вход мультиплексора соединен с вторым выходом блока выходных регистров, второй информационный вход блока вьщеления событий соединен с восьмым выходом блока уп- 20 равления, третий выход блока выходных регистров соединен с третьим информационным входом блока вьделения событий, входы задания уровня сигналов и разрешения сравнения которого 25 соединены соответственно с четвертым и пятым выходами блока выходных регистров, четвертый и пятый информационные входы блока вьделения событий соединены соответственно с пер- 30 вым и вторым выходами блока вьщеления дискретных событий, выход блока выделения событий является выходом

"Событие вьделено" устройства и соединен с четвертым информационным вхо35 дом блока выделения последовательности событий, пятый информационный вход блока управления является входом устройства для подключения к шине управления интерфейса исследуемой ЭВМ, 40 шестой информационный вход блока управления соединен с шестым выходом блока выходных регистров, седьмой и восьмой информационные входы блока управления соединены с третьим и чет- 45 вертым выходами блока вьщеления после-, довательности событий, седьмой и восьмой выходы блока выходных регистров соединены соответственно с входами задания уровня сигналов и разрешения 50 сравнения блока вьделения дискретных .событий, девятый и десятый выходы блока выходных регистров соединены соответственно с пятым информацион- ным входом и .входом управления чтением блока выделения последовательности событий, третий и четвертый выходы блока вьщеления дискретных событий соединены соответственно с

Ф шестым и седьмым информационными вхо.— дами блока выделения последовательности событий, пятый выход которого соединен с разрешающим входом блока выделения дискретных событий, третий информационный вход которбго являет ся входом устройства для подключения к шине управления интерфейса исследуемой 3ВМ, шестой выход блока выделения последовательности событий явля- ется информационным выходом устройства, причем блок выделения программ содержит буферный регистр, регистр обратной связи, регистр-формирователь, оперативную память, дешифратор и шинный формироваТель, причем входы сброса буферного регистра, регистра обратной связи и регистра-формирователя подключены к входу первоначальной установки блока выделения программ, информационный вход буферного регистра соединен с первым выходом оперативной памяти и выходом шиннбго формирователя, входы записи буферного регистра, регистра обратной связи и регистра-формирователя подключены к группе входов управления записью блока выделения программ, вход разрешения буферного регистра соединен с первым разрешающим входом блока вьделения программ, выход буферного регистра соединен с информационным входом регистра обратной связи, первым выходом оперативной .памяти и выходом шинного формироватЕля, информационный выход регистра обратной связи подключен к первому адресному входу оперативной памяти, информационный вход регистра-формирователя соединен с вторым информационным входом блока вьделения программ, выход регистраформирователя подключен к второму адресному входу оперативной памяти, первый информационный вход оперативной памяти соединен с первым выходом этой же оперативной памяти, с выходом шин- ного формирователя и первым информационным входом блока выделения программ, второй информационный вход оперативной памяти подключен к информационному выходу счетчика циклов и первому информационному входу блока вьщеления программ, третий информационный вход оперативной памяти соединеМ.с вторым выходом этой же оперативной памяти и первым информационным входом блока выделения программ, четвертый информационный вход оператив23

15397 ной памяти подключен к третьему выходу этой же оперативной памяти и первому информационному входу блока выделения программ, вход записи-чтения оперативной памяти подключен к первому. входу управления записью блока выделения программ, вход выбора кристалла оперативной памяти — к входу выбора кристалла блока выделения программ, четвертый выход оперативной памяти соединен с информационным входом счетчика циклов и первым информационным выходом блока выделения программ, второй выход оперативной памяти подключен к входу дешифратора, третий выход оперативной памяти соединен с вторым информационным выходом блока выделения программ, вход записи счетчика циклов подключен к второму 20 входу управления записью блока выделения программ, вход разрешения счетчика циклов — к.второму входу разрешения блока вьделения программ, выход обнуления счетчика циклов соединен с 25 третьим информационным выходом блока вЪделения программ, выход дешифратора подключен к управляющему выходу блока вьделения программ, информационный вход шинного формирователя соединен с вторым информационным входом блока выделения программ, вычитающий вход счетчика циклов и управляющий вход шинного формирователя подключены соответственно к входам счета циклов

35 и управления приемом информации блока вьделения программ, причем блок шинных формирователей и дешифратора адресов содержит первый и второй шинные формирователи, регистр и дешифра- 40 тор адреса, причем информационные входы шинных формирователей подключены к первому информационному входу блока шинных формирователей и дешифратора адресов, управляющий вход первого шинного формирователя и вход разрешения регистра соединены с разрешающим входом блока шинных формирователей и дешифратора адресов, информационный выход первого шинного формирователя соединен с вторым информационным выходом блока шинных формирователей и дешифратора адресов, информационный выход второго шинного формирователя подключен к информаци онному входу регистра, вход записи которого соединен с первым выходом дешифратора адресов, выход регистра подключен к первому информационному

80 24 выходу блока шинных формирователей и дешифратора адресов, информационный вход дешифратора адресов соединен с вторым информационным входом блока шинных формирователей и дешифратора адресов, выходы дешифратора адресов, начиная с второго, образуют с первого по седьмой управляющие выходы блока шинных формирователей и дешифратора адресов, причем блок контроля времени содержит мультиплексор, счетчик и элемент И, информационный вход мультиплексора подключен к второму информационному входу,блока контроля времени, адресный вход мультиплексора соединен с адресным входом блока контроля времени, выход мультиплексора подключен к вычитающему входу счетчика, вход .сброса счетчика соединен с входом управления первоначальной установкой блока контроля времени, вход записи счетчика соединен с синхровходом блока контроля времени, информационный вход счетчика подключен к первому информационному входу блока контроля времени, вход разрешения счетчика соединен с разрешающим входом блока контроля времени, выход обнуления счетчика соединен с первым входом элемента И.и первым выходом блока контроля времени., второй вход,элемента И подключен к разрешакщему входу блока контроля времени, выход элемента И соединен с вторым выходом блока контроля времени, причем блок вьделения дискретных событий содержит шинный формирователь, схему сравнения, два элемента И, счетчик, оперативную память и мультиплексор, причем информационный вход шинного фор-. мирователя подключен к третьему информационному входу блока вьделения дискретных событий, выходы шинного формирователя соединены с первой группой информационных входов схемы сравнения, вторая группа информационных входов которой подключена к входу задания уровня сигналов блока вьделення дискретных событий, группа разрешающих входов схемы сравнения соединена с входом разрешения сравнения блока вьделения дискретных событий, выход схемы сравнения подключен к первому выходу блока вьделения дискретных событий и первому входу первого элемента И, второй вход первого и первый вход второго

55

|элементов И соединены с разрешающим входом блока вьделения дискретных событий, выход первого элемента И подключен к третьему выходу блока выделения дискретных событий, второй вход второго элемента И соединен с первым вьиодом оперативной памяти, выход второго элемента И подключен к четвертому выходу блока выделения дискретных событий, информационный вход счетчика соединен с вторым информационным входом блока выделения дискретных событий, вход сброса счетчика подключен к входу управления первоначальной установкой блока выделения дискретных событий, вход записи.счетчика соединен с первым входом управления записью блока вьщеления дискретных событий, счетный вход счетчика подключен к выходу мультиплексора в блоке выделения дискретных событий, информационный выход счетчика соединен с адресным входом оперативной памяти в этом же блоке, информационный вход оперативной памяти подключен к первому информационному входу блока вьделения дискретных событий, вход записи оперативной памяти соединен с вторым входом управления записью блока выделения дискретных событий, вход чтения оперативной памяти подключен к разрешающему входу блока выделения дискретных событий, первый выход оперативной памяти подключен к второму выходу блока вьделения дискретных событий, второй выход оперативной памяти соединен с адресным-входом мультиплексора, информационные входы мультиплексора подключены к третьему информационному входу блока вьщеления дискретных событйй, причем блок выделения последовательности событий содержит -счетчик, оперативную память, схему сравнения, мультиплексор, элемент ИЛИ и дешифратор разрешения работы, причем вход сброса счетчика подключен к входу управления первоначальной установкой блока вьщеления последовательности . событий, информационный вход счетчика соединен с вторым информационным входом блока выделения последовательности событий, вход записи счетчика подключен к первому входу управления записью блока выделения последова тельности событий, счетный вход счетчика соединен с выходом элемента

ИЛИ, информационный выход счетчика

40 подключен к адресному входу оперативной памяти этого же блока, информа- . ционный вход оперативной памяти соединен с первым информационным входом блока выделения последовательности событий, вход записи оперативной памяти соединен с вторым входом управления записью блока вьделения последовательности событий; вход чтения оперативной памяти соединен с azopîì управления чтением блока вьделения последовательности событий, первый, второй и третий выходы оперативной памяти являются соответственно шестым, третьим и вторым выходами блока вьщеления последовательности событий, четвертый выход оперативной памяти соединен с входом дешифратора разрешения работы, пятый выход оперативной памяти подключен к адресному входу мультиплексора в этом же блоке, шестой выход оперативной памяти подключен к первому информационному входу схемы сравнения, второй информационНый вход схемы сравнения соединен с пятым информационным входом блока вьделения последовательности событий, выход схемы сравнения подключен к первому входу элемента ИЛИ, первый, второй, третий и четвертый информационные входы мультиплексора соединены соответственно с четвертым, третьим, шестым и седьмым информационными входами блока вьщеления последовательности событий, выход мультиплексора подключен к второму входу элемента ИЛИ, первый, второй и третий выходы дешифратора разрешения работы соединены соответственно с четвертым, первым и пятым выходами блока выделения последовательности событий.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор тактовых импульсов, программируемую логическую матрицу, первый, второй и третий

RS-триггеры и шинный формирователь, причем первый и второй выходы генератора тактовых импульсов подключены к первому к второму входам программируемой логической матрицы, третий, четвертый и пятый входы которой соединены соответственно с восьмым, третьим и четвертым информационными входами блока управления, шестой вход программируемой логической матрицы соединен с входом управления перво27 - 15 начальной установкой блока управления, седьмой и восьмой входы програм;мируемой логической матрицы соединены соответственно с вторым и первым информационными входами блока управления, девятый вход программируемой логической матрицы подключен к выходу схемы сравнения, десятый и одиннадцатый входы программируемой логической матрицы соединены с выходами первого и второго RS-триггеров, двенадцатый вход программируемой логической матрицы подключен к седьмому информационному входу блока управления, первый, второй и третий выходы программируемой логической матрицы образуют группу выходов блока управления, четвертый выход программируемой, логической матрицы соединен с первым выходом блока управления, пятый выход программируемой логической матрицы соединен с S-входом первого RS-триггера, шестой выход программируемой логической.,матрицы подключен к тре- тьему .выходу блока управления, седьмой выход программируемой логической.матрицы соединен с R-входами пер,вого и второго RS-триггеров, восьмой выход программируемой логической матрицы подключен к-шестому выходу блока управления., девятый выход программируемой логической матрицы подключен к седьмому выходу блока управления, десятый выход программируемой логической матрицы соединен с R-входом третьего RS-триггера, одиннадцатый выход программируемой логической матрицы подключен к пятому выходу блока управления, первый выход про-.. граммируемой логической матрицы соединен с вторым выходом блока управления и S-входом второго RS-триггера, выход второго RS-триггера соединен с четвертым выходом блока управления, S-вход третьего RS-триггера подключен к второму информационному входу блока

39780 28 управления, выход третьего RS òðèããåра соединен с восьмым выходом блока управления, информационный вход шин-. ного формирователя соединен с пятым информационным входом .блока управле-. ния, выходы шинного формирователя подключены к первой группе информационных входов схемы сравнения, вторая

10 группа информационных входов и группа \ разрешающих входов которой соединены. с шестым информационным входом блока управления.

Таблица) 15, Режим работы Элементы устройства

26 23 80 20 24

20.Начальная запись

II

Перезапись счетчика цик- лов

III

+ 1 Ф я+ + в +

М + м м.

+ « с + ) +

Ф + ур +

4Е Ф %- + Ф

Таблица 2

Эл емент устрой ств а

Режим работы

14 78

40 лись

Работа

П р и м е ч а н и е. + — элемент находится

45 в третьем состоянии1

+ — элемент включен.

1539780!

539780

ФиаФ

1539780

1539780

1539780

)539780

1539780 ю/а

ШЯ

И

ОЗУ

Зф КС

ВШ25

БВР

8g ОЛ

Зл CC

«са

-„1 CQ

-ALf

Х12

$9$ о

111

ЩЯ

3 РОС

РИС

7f

Т2 уст Ю

ИУ

Уст 0

Cv

Чт

Составитель А. Панков

Редактор А. Лежнина Техред М.Ходанич Корректор О. Циппе .Заказ 220 Тираж 559 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г ° Ужгород, ул. Гагарина, 101