Устройство для формирования адреса

 

Изобретение относится к вычислительной технике и может быть использовано в системах с расширенным объемом памяти. Цель изобретения - повышение быстродействия. Устройство содержит микропроцессор 1, блок 2 памяти, дешифраторы 3,4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры 10,11, элемент И-НЕ 12, информационный вход-выход 13, адресный выход 14 микропроцессора, вход 15 начальной установки, вход 16 синхронизации команд и данных, выход 17 адреса страницы памяти устройства. Поставленная цель достигается за счет аппаратной реализации переключения страниц памяти. 2 ил.

союз советских

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„ЯО.„541619

А1 (51)5 С 06 F 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4431901/24-24 (22) 30, 05. 88 (46) 07. 02. 90. Бюл. II - 5 (? 2) К. Г. Семенов, Н.М. Сидоров, A.È. Жданов, Г.В. Кухарь и В.И. Потапенко (53) 681. 32 (088. 8) (56) Авторское свидетельство СССР

Р 1388877, кл. С 06 F 12/00, 1986.

Авторское свидетельство СССР

N - 1160409, кл. С- 06 F 9/36, 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА (57) Изобретение относится к вычислительной технике и может быть исполь2 зовано в системах с расширенным объемом памяти. IIenb изобретения — повышение быстродействия. Устройство содержит микропроцессор 1, блок 2 памяти, дешифраторы 3 и 4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры

10 и 11, элемент И-НЕ 12, информационный вход-выход 13, адресный выход 14 микропроцессора, вход 15 начальной установки, вход 16 синхронизации команд и данных, выход 17 адреса страницы памяти устройства. Постав" ленная цель достигается за счет аппаратной реализации переключения страниц памяти. 2 ил.

15416 1 9 4

Изобретение относится к устройствам вычислительной техники и может быть использовано при создании систем обработки данных с расширенным объемом адресного пространства.

Цель изобретения — повышение быстродействия.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2 формат команды микропроцессора.

Устройство содержит микропроцессор 1, блок 2 памяти, дешифраторы 3 и 4, элемент И 5, триггеры 6-8, элемент НЕ 9, регистры 10 и 11-,, элемент

И-НЕ 12, информационный вход-выход

13 устройства, адресный выход 14 микропроцессора, вход 15 начальной установки устройства, вход 16 синхронизации команд и данных устройства, 2р выход 17 адреса страницы памяти устройства.

На фиг. 2 приняты ббозначения:

А — структура первого слова; В— структура второго .слова; Х вЂ” значе- 25 ние разряда, которое определяется кодом команды перехода; Z — разряд, значение которого не используется при декодировании микропроцессором кода операции команд переходов.

Работу устройства рассматривают на примере использования микропроцессора типа ТМ$ 32010. Цепи синхронизации и выбора режима работы микро-процессора не показаны.

Устройство работает следующим образом.

Устройство работает в,цвух режимах: переключения страниц памяти и блокировки ложного срабатывания (по 40 переключению страниц), Режим переключения страниц. В устройстве переключение страниц происходит одновременно с выполнением микропроцессором одной из команд перехода: 45

В, BANZ, BGEZ, BG7, BI OZ, BLEZ, BLZ

Р В 9

В се команды перехода микр о праце ссора являются двухсловными первое слово (А), представляет собой ко,ц операции (КОП) команды перехода, а второе (В) — операнд, являющийся адресом перехода.

Для организации многостраничной памяти используется общая для всех команд переходов структура первого а слова А, два старших разряда слова А, равных единице, выступают идентификатором всех команд перехода, кроме тоro значение младшего байта слова A (разряды 0-7) является безразличным для используемого микропроцессора при выполнении команд перехода. Это позволяет использовать содержимое младшего байта слова А в качестве адреса страницы блока памяти (например, при использовании байта можно организовать память на 256 страниц объемом до 4К слов каждая).

Работа устройства начинается с поступления сигнала сброса (напрнмер, от кнопки) по входу 15 на входы установки триггеров 6-8, регистров 10 и

11 и микропроцессора 1. При этом на выход регистра 10 устанавливается нулевой адрес, выбирающий нулевую страницу блока 2 памяти.

При считывании микропроцессором 1 из памяти посредством сигнала МЕИ команды перехода, код этой команды устанавливается на входе-выходе 13 (фиг. 1). Одновременно с этим происходит дешифрация двух старших разрядов (14 и 15) входа-выхода 13 дешифратором 4, импульс высокого уровня с выхода дешифратора 4 поступает на элемент И-HF, 12, где стробируется инверсным сигналом с выхода элемента

HE. В результате этого на выходе элемента И-HF. 12 формируется импульс записи для регистра 11. По заднему фронту этого импульса в регистр 11 производится запись адреса следующей страницы.

Регистр 10 задерживает на один такт сигнала МЕХ момент переключения страниц блока 2 памяти; так как команды перехода двухсловные, необходимо исключить переключение страницы до момента считывания второго слова команды перехода.

После установки на входе-выходе 13 кода команды перехода и последующего считывания микропроцессом адреса перехода происходит переключение страниц блока памяти в соответствии с предварительно закодированным адресом страницы памяти в младшем байте КОП команды перехода.

Режим блокировки ножного срабатывания. Ложное переключение страниц блока 2 памяти может произойти при появлении на входе-выходе 13 информации, имеющей в двух старших разрядах логические "1" (за исключением выполнения микропроцессором команд перехода).

5 15416

Такая информация может появиться на входе-выходе 13 при выполнении микропроцессором следующих кбманд: считывания (TBLR), записи (TBLW), ввода/вывода (IN и OUT).

Рассмотрим режим блокировки для каждой из перечисленных команд, Команда ТВ1,R. При считывании из памяти посредством сигнала ИЕМ 16 микропроцессором команды ТВ1.К код этой команды устанавливается на входевыходе 13 (фиг. 1) . Одновременно с этим дешифратор 3 дешифрирует КОП команды TBLR и формирует на выходе импульс положительной полярности.

Ввиду того, что перед началом работы сигналом с входа 15 все устройства устанавливаются в исходное состояние, с выхода триггера 8 на вход элемента И 5 приходит сигнал, разрешающий прохождение через элемент И 5 сформированного на выходе элемента 3 импульса на вход триггера 6. Запись этого импульса произво- 75 дится по сигналу MEN 16. Ввиду того, что выполнение команды TBLR занимает три машинных цикла работы процессора и информация устанавливается на входе-выходе 13 только в третьем цикле, то необходимо задержать сигнал, сформированный при дешифрации КОП команды TBLК на два машинных цикла. Это реализуется триггерами 6 и 7. Триггер 8 формирует импульс отрицательной полярности, стробируемый инверсным сигналом 1!1 .11 с выхода элемента

НГ, который, поступая на элемент

И-НЕ 12, запрещает ложное переключение страниц от импульса, возникающего на выходе лешифратора.

Кроме того, сформированн > и импульс на инверсном выходе триггера 8 (фиг. 3, поз СВ) запрещает также дальнейшее прохождение ложного им- 45 пульса с выхода дешифратора 3, возникающего в случае совпадения считыва-емой микропроцессором информации по команде TBI.R С КОП команды ТВ1Л.

Команды TBLW, IN, OL Выполняемые команды (TBLW, IN, OUT) имеют общий признак: отсутствие сигнала MEN 16 при наличии информации (DAT) на входевыходе 13. Сигнал МЕХ низким уровнем с выхода элемента HF. 9 (фиг, 5, поз.

С2) запрещает прохождение ложного импульса с выхода дешифратора через элемент И-HF. 12. При совпадении информации, возникающей на входе-выходе

19 6

13 под воздействием этих команд с кодом команды TBLR и последующей дешифрацией ее элементов 3, запись логического импульса в триггер 6 не происходит ввиду отсутствия в этот момент времени сигнала на линии 16, а, следовательно, и сигнала на сннхровходе триггера 6.

Формула изобретения

Устройство для формирования адреса, содержащее два дешифратора, два регистра, триггер, элемент И, причем вход первого дешифратора является входом старшего байта информационного входа-выхода устройства, выход первого регистра подключен к информационному входу второго регистра, вход установки в "О" которого подключен к входу начальной установки устройства, выход элемента И подключен к информационному входу первого триггера, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены два триггера, элемент НЕ и элемент И-НЕ, причем первый и второй старшие разряд> информационного входавыхода устройства подключены соответственно к первому и второму входам второго дешифратора, выход которого подключен к первому входу элемента

И-НЕ, выход которого подключен к синхровходу первого регистра, информационный вход которого подключен к входу младшего байта информационного входавыхода устройства, выход второго регистра подключен к выходу адреса страницы памяти устройства, вход начальной установки устройства подключен к входам установки в "0" первого, второго и третьего триггеров и входу установки в "0" первого регистра, вход синхронизации команд и данных устройства подключен к синхровходам первого и второго триггеров, синхровходу второго регистра и через элемент HF. — к синхровходу третьего триггера и второму входу элемента

И-НЕ, третий вход которого подключен к выходу третьего триггера и соединен с первым входом элемента И, второй вход которого подключен к выходу первого дешифратора, выход первого триггера подключен к информационному входу второго триггера, выход которого подключен к информационному входу третьего триггера.

1541619

Идгнщирока команда пере о8а

« йд д

Адрес с транщы

15 14 f3 И 11 10 Д 8 7 8 5 4

Составитель N. Силин

Техред М.Дидык Корректор M. Кучерявая

Редактор А. Козориз

Заказ 282 Тираж 561 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101.