Устройство для сопряжения эвм с абонентом

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для сопряжения. Цель изобретения - сокращение объема оборудования. Устройство содержит дешифратор 1, группу элементов И 2, регистр 3, группу блоков памяти 4, группу коммутаторов 5, таймер 6, триггер 7, генератор импульсов 8, элемент И 9, делитель частоты 10, счетчик 11, узел памяти 12, элемент задержки 13, регистр 14, шину адреса 15, шину 16 данных, выходы 17 устройства, счетчик 18. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

119) (11) (51)5 С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

171 17. и, ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ Гкнт СССР

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21 ) 44206! 3/?4-24 (22) 04 ° 05 ° 88 (46) 23.02. 90. Бюл. № 7 (72) В.Ill. Гудков,Г.Г. Костанди, Г.А.Соловьев, В . Т, Тячев и В, А . 1Чатов (53) 681 . 3 (088. 8) (56) Авторское свидетельство СССР № 1137474, кл. С 06 F 13/00, 1980.

Авторское свидетельство СССР № 1319041, кл. С 06 Г 13./00. 1986 (54) УСТРОЙСТВО ДЛЯ СОПРЯ)КЕНИЯ ЭВМ С

АБОНЕНТОМ (57) Изобретение относится к автома2 тике и вь|числительной технике и может быть использовано для сопряжения.

Пель изобретения — сокращение объема оборудования. Устройство содержит де— ш ФРатор 1, группу элементов И 2, регистр 3, группу блоков памяти 4, группу коммутаторов 5, таймер 6, триггер 7, генератор импульсов 8, элемент

И 9, делитель частоты 10 счетчик 11, узел памяти 12, элемент задержки 13, регистр 14, шину адреса 15,,и ину 16 данных, выходы 17 устройства, сче.тчик

18. l ил.

15ч 5224

Изобретение относится к автоматике и вычислительной технике и может быть использовано для сопряжения.

Пель изобретения — сокращение

5 объема оборудования, На чертеже изображено предлагаемое устройство, Устройство содержит дешифратор группу элемен тов И 2, регистр 3, груп- 0 пу блоков 4. 1... 4,п памяти (n — число абонентов), группу коммутаторов 5, 1 ...5.п, таймер 6 образованный триггером 7, генератором 8 импульсов, элементом И 9, делителем 10 частоты, !5 счетчик 11, блок памяти содержит узел

12 памяти, элемент 13 задержки, ре-. гистр 14, системная шина 15 адреса, шина 1б.данных, выходы 17.1,„.17.п устройства, счетчик 18.

Устройство работает следующим об разом.

Внешний процессор помещает на сис— темной шине 16 адрес (А), соответствующий выходу 17.i, который дешифри- 25 руется дешифратором 1 и открывает один из элементов И 2, Затем процессор формирует на системной шине 16 сигнал управления записью, которь и через один из открытых элементов И 2 30 проходит на счетчик 11 или триггер 7, или регистр 3, или блок 4 и записывает данные (Д), размещенные на сис.= темной шине 16, в соответствующий адресат. 35

Вначале внешний процессор заносит в узел 1?, который может быть четырехразрядным, каждому из блоков 4 инФормац по. Узел 12 можно построить на микросхеме 1802ИР1, причем на вход 40 режима считывания узла -12, связанного с системной шиной, подается логическая единица (только записывается информация), а на. вход режима записи информации другого порта подается ло- 45 гическая единица (только считывается информация), Следова тельно, одновре; менно может Формироваться К последоI вательностей, так как всего K узлов

12. Затем внешний процессор записыва- 50 ет в регистр 3 слово, определяющее., какому коммутатору 5 сигналы с какого выхода делителя 10 частоты пропус-. кать на выход соответствующего ком- мутатора 5, Фактически это определяэ5 ет частоту считывания инФормации из узла 12, т.е. частоту генераиии последовательности на вьгхоп 7 . Ec. n делитель 1 О частоты имеет Р выходов,. то возможна работа блоков 4 на P частотах, что повышает эффективность диагностирования. Для К коммутаторов при P выходах делителя 10 требуется

IK 1и P разрядов регистра 3. Для четырех коммутаторов и восьми выходов делителя 10 требуется 4 1п 8 или 12 разрядов регистра 3. Обычно регистры

16-ти разрядные, поэтому один регистр может обеспечить достаточно широкий диапазон работы устройства.

Затем в счетчик 11 записывается ненулевое начальное состояние, определяющее длину тестовой последовательности. При этом на выходе счетчика 11 Формируется логическая единица, разрешающая открывание элемента И 9 (на выходе счетчика "0" присутствует при нулевом содержимом счетчика) . В последнюю очередь аналогичным образом в триггер 7 процессор записывает логическую единицу, и с выхода генератора 8 импульсы начинают поступать через элемент И 9 в делитель 10 частоru. При этом на узлы 4 с выходов делителя 10 частоты через коммутаторы 5 поступают синхросигналы различной частоты, определяемой программно.

Эти синхросигналы, поступая на счетный вход счетчика 18, вызывают последовательное считывание информации из узпа. 12. Счетчик 18 автоматически сбрасывается каждый раз, как производится запись информации в узел 12 процессором тем же сигналом разрешения записи, проходящим через соответствующий элемент И 2 на соответствующий вход узла 12. Таким образом, перед началом тестирования счетчик 18 всегда обнулен, Счетчик 18 формирует адреса, определяющие порядок считывания информации.

Очевидно, что порядок считывания информации должен совпадать с порядком записи информапии, иначе возможно искажение последовательности 17.!—17,п. Зная закон изменения адресов, формируемых счетчиком 18, нетрудно программно организовать и запись инФормации в узел 12 ио адресам, подчиняющимся этому же закону. Тот же синхросигнал, который поступает на суммирующий вход Режим считывания информации" узла 12 и вход синхронизации регистра 14 . Элемент 13 задержки позволяет учест пересчитьвание содержимого узла 2 ио соответств,-щему адресу, определенному счетчиэ4

Составитель А.Сиротская

Техред А,Кравчук Корректор М.Кучерявая

Редактор Г,Гербер

Заказ 492 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, !!осква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 1О!

5 5452 ком 18, и одновременную запись этого содержимого в регистр 14. При непрерывном потоке сиНхросигналов содержимое узла 12 последовательно перезаписывается в регистр 14, откуда посту5 пает на выходы 17. На выходах регистра 14, который легко реализовать на микросхеме 589ИК12 формируется последовательность, расчитанная процессором. При отсутствии синхросигналов в регистр 14 ничего не записыва— ется. Для перевода выходов регистра

14 в высокоомное состояние служит вход "Выбор режима (7), сигнал на который может поступать с одного иэ выходов порта узла 12, связанного с регистром 14. Записывая в соответствующий разряд соответствующего слова сигнал запрета, можно тем самым пред- 20 отвращать выдачу на выход 17 запре" щенных комбинаций сигналов .

Для прекращения формирования последовательности 17 служит счетчик

11, который устанавливается програм- 25 мна. При формировании синхраимпульсов на выходе элемента И 9 на вычитающий вход счетчика 11 поступают импулвсы, уменьшающие содержимое счетчика 1!.

При достижении нулевого состояния счетчика на его выходе формируется логический нуль, который поступает на один из входов элемента И 9 и за— прещает дальнейшее прохождение импульсов. Таким образом, запись дан35 ных в счетчик 1 во время подготовки узла 12 к генерации последовательность определяет длину последовательности. Tlpoueccop через время, несколько превышающее время генерации последовательности, обнуляет триггер

7, записывая в него логический нуль, что запирает элемент И 9 и дает возможность подготовить узел 12 к дру гой процедуре. 45

Перед очередной генерацией уэлл я регистр 3, в счетчик ! заносятся па-1 вь е данные. В последнюю очередь записывается логическая единица в триггер

7 и, так,как состояния триггера 7 и счетчьпса 1! ненулевые, импульсы с генератора 8 вновь начинают поступать через делитель 10 частоты и коммутаторы 5 в узлы 4 и т.д. Все процедуры тестирования проводятся аналогично.

Ф о р м у л а и э о б р е т е н и я

Устройства для сопряжения ЭВМ с абонентом, содержащеЕ дешифратор; группу элементов И, регистр, а т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, в него введены группа блоков памяти, группа коммутаторов и таймер, причем информационные входы дешифратора и адресные входы блоков памяти группы явля( ются входами устройства для подключения к адресной шине ЭВМ, информационные входы рег ис тра, таймера и информационные входы блоков памяти группы являются входами устройства для подключения к информационной ши— не ЭВМ, выходы которых являются выходами устройства для подключения к входам абонентов, выходы дешифратара соединены с информационными входами элементов И группы, управлявшие входы которых являются входам устройства для подключен ия к выходу синх ран из ации ЭВИ, выходы элементов И групп соединены с входами разрешения и пуска таймера, синхровхсдом регистра и входами разрешения блоков памяти группы, выходы таймера соединены с информационными входами коммутаторов группы, управляющие входы которых соединены с выходами регистра, выходы коммутаторов группы соединены с синхровходами блоков памяти группы.