Устройство для цифровой фильтрации

 

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования и выполнения цифровой фильтрации и может быть использовано в сиситемах цифровой обработки сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят N-1 (N - длина импульсной характеристики или размерность преобразования) вычислительных модулей, блок памяти, блок постоянной памяти, коммутатор, блок управления, генератор тактовых импульсов, накапливающий сумматор, сумматор, регистр и соответствующие связи между узлами устройства. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (11) (51 ) 5 С 06 F 15 j 353

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4434483/24-24 (22) 30. 05, 88 (46) 23.02.90. Бюл. 9 7 (71) Житомирский филиал Киевского политехнического института (72) Н).С.Каневский и Д,В.Корчев (53) 681 . 32 (088. 8) (56) Авторское свидетельство СССР

N- 196894, кл. G 06 Р 15/332, 1985.

Авторское свидетельство СССР

N - l 348815, кл. С 06 F 15/353, 1986, (54) УСТРОЙСТВО ДЛЯ ПИФРОВОЙ ФИЛЬТРАЦИИ (57) Изобретение относится к вычислительной технике, предназначено для

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов.

Нелью изобретения является упрощение устройства за счет снижения аппаратурных затрат на формирование весовых коэффициентов.

На Фиг.! и 2 изображена структурная схема устройства для цифровой фильтрации; на фиг.3 — Функциональная схема блока оперативной памяти; на фиг.4 — функциональная схема блока управления.

Устройство (фиг .1 и 2) содержит информационный вход 1, блок. 2 оперативной памяти, коммутатор 3, информационную шину 4, блок 5 постоянной памяти (весовых коэффициентов), триггеры б.i (i = 1, N-l), элементы 2 И вычисления дискретного преобразова— ния и выполнения цифровой фильтрапии и может быть использовано в системах цифровой обработки сигналов. Ilem, изобретения — упрощение устройства.

Поставленная пель достигается за счет того, что в состав устройства входят

N-1 (N — длина импульсной характеристики или размерность преобразования) вычислительных модулей, блок памяти, блок постоянной памяти, коммутатор, блок управления, генератор тактовых импульсов, накапливающий сумматор, сумматор, регистр и соответствующие связи между узлами устройства, 4.ил.

7. i, элементы НЕ 8. i, входные регистры 9. i, умножители 10. i, сумматоры

l l . i, выходные регистры 1 2. i выходной сумматор 1 3, информационный вы— ход 14, регистр 15 первого отсчета, накапливающий сумматор 6, выход 17 постоянной составляющей, генератор 18 тактовых импульсов, блок 19 управления, первый вход 20 задания режима устройства, второй вход 21 задания режима устройства, тактовый вход 22 блока 19 управления, тактовый выход

33 блока 19 управления, обнуляюший выход 24 блока l 9 управления, вход 25 управления режимом блока 19 управления, адресный выход 26.блока 19 управления, тактовый выход 27 блока 19 управления, вычислительные модули

28.i тактовый выход 29 блока 19 управления, шина 30 весовых коэйкЬипиентов, второй адресный выход 31 бл<-:ка

19 управления.

1545230

Работа устройства при вычислении дискретного преобразования Фурье. Устройство вычисляет следующее выражение:

Щ

К

Р (k),7 а (n)v<, k = О, N-1, (1) =о

1Ю где а (n} — элементы исходного действительного вектора 1а„1 размерности И;

F (k) — элементы выходного вектора коэффициентов Фурье размерности N;

nk

w — весовые коэффициенты н У

-1 ъ711 е, j = -l;

m — номер входной последовательности;

N — размерность преобразова- 20 ния, заданная простым числом

Представим выражение . (1) в следующем виде:

11-1

Р (О) = > à (n), (2)

n--o

Р (k) = а (О) + F (k),k=1,N-1, (3} где Г (k) определяется выражением

К-1

F (k) =, à (n) w 1,k=1,N-1. (4) .

n=o

30

Запишем выражение (4) в матричном виде и,. выполнив. соответствующие перестановки (3J, получим для N = 5

w v v w

4 3

1т 1,7 У У

2 4 Ъ 1

V W W Ъ7

v v w v

3 < 2

F (l)

F (2)

F (3) г (4} а (1)

a (2) а (4) а (3) (5)

В выражении. (5) выполнено приведение индексов весовых коэффициентов 45 по модулю 5.

Пиклическая структура матрицы весовых коэффициентов в выражении (5) позволяет значительно сократить а77паратурные затраты на их формирование.

Для действительных входных данных выражение (1} можно свести к виду (3)

ReF (k) а (О) + ReF (k), (6)

I F (k) = IP (k). (7)

Слагаемые ReF (k) и Т„ (1) в выражениях (6) и (7) можно привести к виду (5) с циклическими матрипами Кем", j u I fv ) соответственно, Очевидно, что разница между вычислением значений Rel (k) и I Р (Ц состоит в том, что при вычислении действительной. части на вторые входы умножителей 10.i будут подавляться действительные части весовых коэффициентов, а при вычислении мнимой части — мнимые. Порядок следования входных, выходных данных и весовых коэффициентов идентичен. Поэтому в дальнейшем будет считать F (k), F (и), пk дейс тв ительными числами, Рас смотрим на примере вычисление одной из частей спектра для N = 5. Информация во все регистры и триггеры записывается положительным перепадом синхро сигнала, На вход 20 подается верхний логический уровень, который разрешает прохождение информации. с первого входа коммутатора 3 на информационную шину 4. Этот режим соответствует вычислению ДПФ. При вычислении свертки на вход 20 поступает нижний логический уровень. При этом в режиме вычисления ДПФ верхний логический уровень на входе 21 соответствует вычислению косинусных составляющих, а нижний логический уровень — мнимых. Для косинусных составляющих сумматор 13 вычисляет сумму операндов на его входах, а с блока 5 на шину 30 поступают действительные значения весовых коэффициентов. При вычислении мнимых составляющих сумматор 13 осуществляет передачу на выход операнда с выхода регистра 12.N-1, à с блока 5 поступают мнимые составляющие весовых коэффициентов. Переключение составляющих коэффипиентов производится старшим адресом выхода

31, который формируется вторым управляющим входом 21.

Будем описывать работу устройства относительно инверсной синхронизаиии.

Входные отсчеты поступают непрерывным потоком на вход 1 устройства с частотрй тактового генератора 18, Блок 2 оперативной памяти производит переупорядочивание последовательности входных отсчетов. Триггеры 6.i синхронизируются положительным фронтом прямого синхросигнала, все остальные регистры — положительным фронтом инверсного синхросигнала. С выхода генератора 18 тактовых импульсов поступает последовательность прямоуголь5230 6

10

55 16 значение а (1) + а (2} .+ а (3) +

+ а ь(4). + а (0) = Р (0), которое сни5 154 ных импульсов типа меяндр, Рнформация в блоках устройства соответствует времени до прихода положительного фронта синхросигнала.

Первый такт. Иа входе 1 устройства значение а (О) на шине 4 м а (1) ° Триггеры 6.1-6.4 в нулевом состоянии. На информационном входе тригт ера 6.1 единичное. значение, которое через половину такта запишется в триггер 6.1. На его входе установится нулевое значение с выхода 27 блока !

9 управления. На шине весовых коэффициентов значение w . Через элемент

7. 1 положительным фронтом инверсного синхросигнала в регистр 9.1 будет записано значение а (1). На регистр 15 синхроимпульс не поступает и .его содержю»ое не изменяется.

Второй такт. Ila входе 1 устройства значение аtn+I (1); на шине 4 а (2). На входе триггера 6.1 нулевое значение. В середине такта единичное значение запишется из триггера б.! в триггер 6,2. На шине весовых коэффиI

LTHpHToB w . В регистре 9.1 значение а (1), На выходе умножителя 10.1 значение а (l)v . Ila выходе сумматора

Щ м 1

11. 1 значение а { I ) w . В накапливающем сумматоре 16 значение я (1). Разрек»ение записи инАормации поступает на регистр 9.2. На регистр 15 синхроимпульс не поступает.

Третий такт. На входе 1 устройства значение а " (2), на информационной шине 4 — а (4) . В середине такта единичное значение из триггера 6.2 перепишется в триггер 6.3. На входе триггера 6;1 нулевое значение. Во входных регистрах 9.1 и 9.2 значения а (!) и а (2) соответственно. В регистре 12.1 значение а (1)»т . На вы— ходах сумматоров 1!,1 и 11 ° 2 значения а (1)w и a (l)w + а (1)ы . На шине

30 весовых коэффициентов значение w

На выходах умножителей 10,1 и 10,2 значения а (1) и а (2)v соответственно. На регистр 15 синхроимпульс не поступает. В накапливающем сумматоре

16 значение а (1) + а (2) .

Четвертый такт. На входе 1 устрой" ства значение а (3), на информационной шине 4 — а (3) . В середине такта единичное значение из триггера 6.3 перепишется на триггер 6.4 для выдачи синхроимпульса в регистр 9.4. На входе триггера 6.! нулевое значение.

Во входных регистрах 9.1-9,3 значеl5

45 ния а" (1), я (2}, я (4) соответственно, Ila шине 30 весовых коэфАипие»»тов значение v, Ца выходах умножителей

10 ° 1-10.3 значения а (1)ът, а (2)v м 4 а (4) v соответственно. В регистрах

12. 1 и 2. 2 значения à (l ) v и . а (1) w + я (2)ът соответственно. Ня

m выходах сумматоров 1 . 1 — 1 1 . 3 значения а (1) v, a (1) v + а (2) v и а (1)v» + а (2)w" + а (3}v соответственно. На регистр 15 синхроимпульс не поступает и его содержимое не изменяется. В накапливающем сумматоре

16 значение а (1) + а (2), а (4) .

Пятый такт. На входе 1 устройства а (4), на информационной шине 4 . ЯФ»

a (0) . В середине такта в триггер 6.4 запишется нулевое значение, а на входе триггера 6. 1 появится единичное значение. Во входных регистоях 9.1—

9,4 значения а (! ), я (2), a (4), а (3) соответственно. Ня шине 30 ве»П совых коэффициентов значение ъ . На .Э выходах умножителей О. l — l О. 4 значенияя а (1)ъ, я (2}v, à (4)v a (3}ъ соответственно . В 2. 1—

12,3 значения а (l)w, à (1)w +

+ à (2}»+, à (l)v + я™(2)» +

+ а (4) v соответственно. На в»»ходах

m 4 сумматоров l 1 . 1-1 I .4 значения а (l)v, я (1)» + à (2)w, à (!)v +

+ я» »{2)v4 + am(3)v, а™ (1)ът +

+ à (2)w + а (4)ът + а (3}»» .= F (1) соответственно. На регистр 1 5 подается сннхроимпульс в конце такта.В накапливающем сумматоре 16 значение а (! ) + я (2) + я (4) + а (3) . С выхода 29 блока 19 управления синхрсимпульс не поступает.

Шестой такт. Аналогичен первому тт +2 такту. На входе. устройства я (О), на информационной шине 4 — а 1" (1 ) .

В середине такта единичное значение с выхода 27 блока 19 управления запишется в триггер 6.1. В остальных триггерах б.i нулевые значения. Во вторых регистрах 9.1-9.4 инйормяц»»я не изменилась. На шине 30 значение

w . Содержимое регистров 12.1-12.4 и результаты на выходах сумматоров

11, 1-1 1 . .4 и умножителей 1 О, 1-1 О. 4 не изменились. Б регистре 15 знячение а (О) . В накапливающем сумматоре мается с выхода в первой половине такта. Во второй половине такта накапливающий сумматор 16 обнуляется.

1 545230

Отсчеты (тп+1)-ro входного массива обрабатываются аналогично предыдутяему. Седьмой такт. аналогинен второму такту. На выходах сумматоров 11.211 . 4 значения а (1) м + а (2) ъ

5 а (1)w + а (2)чЗ + а (4) а (1)w + à (2)v + à (4)w +а (З)ът, =

= F (2), На выходах умножителей 10,2-16,4 значения а" (2) w, а (4) w, a (3) w соответственно. На шине 30 весовых коэффициентов v . В регистрах 12.1—

12.4 значения à (! )w, а (1)w +

+ а (2)ът, à (I)w + à (2)w +а (4)с", Р (1) соответственно. Значение Р (1) поступает на первый вход сумматора

13. На второй вход сумматора 13 поступает значение ат"(О). Если устройство вычисляет действительную часть

20 спектра,то на выходе 14 сумматора 1". будет значение Г (1) = F (1) + а (О), Если устройство вычисляет мнимую часть спектра, то сумматор 13 выполняет операцию Р (1) = F (1) . Управле- 25 ние сумматором 13 осуществляется потенциалом на входе 21 устройства.

Восьмой такт аналогичен третьему такту. На шине 30 значение w . Умножители 10.3 и 10.4 выдают значения 30 а (4)v и à (3)w . Отсчеты (m+1 )-ro массива обрабатываются аналогично .третьему такту. На выходах сумматоров

11 . 3 и 11,4 значения а (1) v 5 +

+ а (2)ст + à (4) w и а (1)v +а (2)т.+ щ т -в . 35

+ а (4)w + а. (З)и = F (4) соответственно. В регистрах 12.2-12.4 значения а (1)к + а (2)w, а (1)т +

+ à (2)wт + а"1(4)ът, à (1)w + а (2)w+

+ а (4)w + а (3) v = F (2) . Анало- 10 гично предыдущему такту с выхода 14

01 устройства снимается значение F (2) .

Девятый такт аналогичен четвертому такту. На выходе умножителя 10,4 значение аа (3)тт . На выходе сумматора 11.4 значение а (1)т + а (2)тт +

+ а (4)ч + a (3)v = Г (3) . В реги— страх 12.3 и 12.4 значения à (1)v +

+ а (2)ът + а (4)v и à (1)w +

+ а (2)ч + a (4)v" + à (3)v =F:(4).

Аналогично предыдущему такту с выхода 14 снимается значение F (4).

Десятый такт аналогичен пятому такту. В регистре 12.4 значение

a(1) w + a (2) w" + a (4) v + a (3) w

- F (3). На выходе 14 устройства значение F (3).

Дальнейшая работа устройства должается по описанному алгоритму, При реализации процедуры пиЬровой фильтрации устройство вычисляет выходные отсчеты фильтра в соответствии с выражением й-й х (k) =,0 à (k-n) h(n), (8) и-0 где h(n) коэффициенты импульсной характеристики фильтра, a(n) — отсчеты входного сигнала.

При работе в режиме питеровой фильтрации на управляющий вход 20 поступает низкий уровень сигнала,- который обеспечивает установку всех триггеров б.i в единичное состояние. Этим обеспечивается запись информации в регистре 9.i с каждым тактом. Связи между вторыми входами умножителей

10.i и шиной 30 разрываются. kla вторые входы умножителей 1 0.1 поступают коэффициенты импульсной характеристики; На управляющий вход 21 подается сигнал, разрешающий передачу информации выходным сумматором 13 с выхода регистра 12.N-I на выход 14, с которого в каждом такте будет снима"ься отфильтрованное значение х(k) .

Фо рмула из об ре т ения

Устройство для цифровой фильтрации, содержащее (N-1 ) (N — длина им- пульсной характеристики) вЫчислительных модулей, блока управления и генератор тактовых импульсов, выход которого подключен к тактовому входу блока управления и первому тактовому входу i ãо (i = 1, N-1) вычислительного модуля, информационный выход

j-ro (j = 1, N-2) вычислительного модуля подключен к первому информационному входу ()+1)-го вычислительного модуля, второй тактовый вход которого подключен к тактовму выходу (j -1)го вычислительного .модуля, первый и второй тактовые выходы блока управления подключены соответственно к второму тактовому входу первого вычислительного модуля и третьему тактовому входу i-го вычислительного модуля, причем i-й вычислительный модуль содержит элемент НЕ, первый и второй регистры, сумматор, умножи.тель, элемент И и триггер, выход которого является тактовым выходом вычислительного модуля и подключен к первому входу элемента И, выход ко-.— рого подключен к тактовому входу и ;.

) 545230

io вого регистра, выход которого подключен к первому входу умножителя, выход которого подключен к первому входу сумматора, выход которого подключен к информационному входу второго регистра, выход которого является информационным выходом вычислительного модуля, первым информационным входом которого является второй вход сумматора, первый установочный вход триггера является первым тактовым входом вычислительного модуля, вторым тактовым входом которого является второй установочный вход триггера, информационный вход первого регистра является вторым HHd)opMBIIHcHHblM входом вычислительного модуля, третьим тактовым входом которого является вход

- элемента НЕ, выход которого подключен к второму входу элемента И и тактовому входу второго регистра, а второй вход умножителя является входом задания коэффициента вычислительного модуля, отличающееся тем, что, с целью упрощения устройства, оно содержит блок памяти, блок постоянной памяти, коммутатор, сумматор, регистр и накапливающий сумматор, выход которого является выходом постоянной составляющей устройства, информационным входом которого являются соединенные между собой первый информационный вход коммутатора и информационный вход блока памяти, выход которого подключен к второму информационному входу коммутатора, выход которого подключен к второму информационному входу i-rn вычислительного модуля, вход задания коэЬЬициента которого подключен к выходу блоХа постоянной . памяти, адресный вход которого подключен к первому адресному выходу блока управления, второй адресный выход которого подключен к адресному входу блока памяти, управляющий вход коммутатора соединен с пер- t вым входом задания режима блока управления и является первым входом задания режима устройства, вторым входом задания режима которого являются соединенные между собой второй вход задания режима блока управления и .вход синхронизации сумматора, выход которого является информационным выходом устройства, третий тактовый выход блока управления подключен к тактовому входу регистра, выход которого подключен к первому информационному

25 входу сумматора, второй информационный вход которого подключен к информационному выходу (N-1)-го вычислительного модуля, выход обнуления блока управления подключен к входу об3Q нуления накапливающего сумматора, информационный вход которого соединен с информационным входом регистра и подключен к выходу коммутатора, а выхоц генератора тактовых импульсов подклю!ен к тактовому входу

35 накапливающего сумматора.

l545230 фиб. 2

ФУ ь

6 Я ф

Зф

%з

Фиг. j

Составитель А.Баранов фиг.4

Редактор О, Стенина Техред А. Кравчук Коррек тор Н. Ко роль

Заказ 492 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1lI3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, у:т. Гагарина,