Программно-управляемый цифровой фильтр

Авторы патента:

G06F17/17 - вычисление функций приближенными методами, например интерполяцией или экстраполяцией, сглаживанием, методом наименьших квадратов (интерполяция для числового управления G05B 19/18)

Изобретение относится к вычислительной технике и может быть использовано в цифровых многоканальных системах обработки случайных процессов. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что в состав фильтра входят вход 1 заданния режима, мультиплексоры 2,3, блок 4 памяти, триггер 5, регистр 6, мультиплексоры 7,8, сумматор 9, регистр 10, дешифратор 11, триггер 12, блок 13 синхронизации, арифметический блок 14, выходной регистр 15, блок 16 памяти, счетчик 17 адреса, блоки 18,19 формирования адреса, мультиплексор 20, аналого-цифровой преобразователь 21, блок 22 модификации адресов, вход 23 задания логической единицы. 10 ил., 4 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК л) 4 G 06 F 15/353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР! (21) 4279101/24-24 (22) 06.07 ° 87 (46) 07. 10.89. Бюл. 11 - 37 (72) Ю.С.Парижский, И.K.Ïåòðoâà и А.Н.Шполянский (53) 681.32(088.8) (56) Авторское свидетельство СССР

У 877787, кл. Н 03 Н 17/04, 1982.

Авторское свидетельство СССР

9 1338006, кл. G 06 F 15/353, 1985. (54) ПРОГРАМИНО-УПРАВЛЯЕМЫЙ ЦИФРОВОЙ

ФИЛЬТР (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых многоканальных

„„SU„„1513475 A 1

2 системах обработки случайных процессов. Цель изобретения вЂ” повышение быстродействия. Поставленная цель достигается тем, что в состав фильтра входят вход 1 задания режима, мультиплексоры 2, 3, блок 4 памяти, триг=. гер 5, регистр 6, мультиплексоры 7, 8, сумматор 9, регистр 10, дешифратор 11, триггер 12, блок 13 синхронизации, арифметический блок 14, выходной регистр 15, блок 16 памяти, счетчик 17 адреса, блоки 18, 19 формирования адреса, мультиплексор 20, аналого-цифровой преобразователь 21, блок 22 модификации адресов, вход

23 задания логической единицы. 10 ил., а ф

4 табл.

151347

Изобретение относится к вычислительной технике и может быть использовано в цифровых многоканальных системах обработки случайных процес5 сов.

Целью изобретения является повы- . шейие быстродействия.

На фиг.1 изображена функциональная схема программно-управляемого цифро- 10 вого фильтра; на фиг.2 вЂ” блок синхронизации; на фиг.3 вЂ” арифметический блок; на фиг.4 вЂ” .блок модификации адресов; на фиг.5 вЂ” блок формирования адресов; на фиг.б вЂ” регистр; на фиг.7 вЂ” структура командного слова; на фиг.8 вЂ” структура управляющего слова; на фиг.9 вЂ” временные диаграммы управляющих сигналов;на фиг.10временные диаграммы распределения ка-gg налов по циклам обработки.

Программно-управляемый фильтр (фиг.1) содержит вход 1 задания режима, мультиплексоры 2 и 3, блок 4 памяти, триггер 5, регистр б, муль»- 25 типлексоры 7 и 8, сумматор 9, регистр

10, дешифратор 11, триггер 12, блок

13 синхронизации, арифметический блок 14, выходной регистр 15, блок

16 памяти, счетчик 17 адреса, блоки 30

18 и 19 формирования адреса, мультиплексор 20, аналого-цифровой преобразователь 2 1, блок 22 модификации адреса, вход 23 задания логической единицы.

Блок 13 синхронизации (фиг.2) содержит элемент И 24, триггер 25, элемент И 26, счетчик 27, микропрограммную память 28, мультиплексоры

29 и 30, регистр 3 1 команд, генератор 32 тактовых импульсов, триггер

33, дешифратор 34, элементы 35 за-., держки, блоки элементов И 36-38.

Арифметический блок 14 (фиг.3) содержит регистры 39 и 40, умножитель

4 1 накапливающий сумматор 42, состоящий.из сумматора 43 и регистра

44 и регистр 45.

Блок 22 модификации адреса (Фиг.4) содержит элемент НЕ 46, элемент И

47, элемент ИЛИ 48, сумматор 49„ мультиплексор 50, входы 51 и 52 задания логического нуля и единицы.

: Блок 18 формирования адреса (фиг.5) содержит мультиплексор 53, сумматор 54, регистр 55, вход 56 за55 дания константы.

В (21+1)-разрядном регистре 6 (фиг.б) первый выход образован пря5 4 мым выходом старшего (первого) разряда, второй 1-разрядный выходвЂ” прямыми выходами разрядов регистра 6 с второго по (1+1)-ый,третий 1-разрядный выход вЂ” инверсными выходами разрядов с,(1+2)-. го по (21+1)-й, четвертый 1-разрядный выход вЂ” прямыми выходами разрядов с (1+2)-го по (21+1)-й. Первый вход регистра 6 является его информационным входом, а второй вход вЂ” входом записи регистра.

Фильтр работает следующим образом.

Каналы фильтрации обрабатываются поочередно. Для каждого элементарного звена второго порядка в каждом из каналов фильтр реализует разностное уравнение. Управление последовательностью работы цифрового фильтра производится блоком 13 синхронизации, представляющим собой микропрограммный автомат. Микропрограмма работы хранится в микропрограммной памяти 28.

Перед началом фильтрации производится запись коэффициентов фильтра из блока 1 задания коэффициентов в блок 4 памяти, т.е. исходное программирование каналов фильтрации на требуемые амплитудно-частотные характеристики (АЧХ) . Для обеспечения работы каналов фильтрации с различными значениями частоты-дискретизации, кроме. значений коэффициентов, в блок 4.памяти для каждого из каналов записывается (21+1)-разрядное .управляющее слово, структура которого представлена на фиг.8. В управляющих словах, кроме коэффициентов

К, определяющих во сколько раз частота работы (частота дискретизации) данного канала ниже частоты работы самого высокочастотного канала, имеются сдвиги S позволяющие сделать равномерной временную расстановку каналов по циклам обработки, т.е. в коэффициент К и исходное значение сдвига Я заложена информация о частоте работы-и временном положении конкретного канала, показывающая, что по данному каналу фильтрация выполняется в каждом (K+1)-м цикле обработки, начиная с (-S+1)-го цикла, если считать с момента прихода (после выполнения программирования блока 4 памяти) первого запускающего импульса. Признак модификации М ис1513475

Программа записи коэффициентов фильтра четвертого порядка, состоящего из двух звеньев второго порядка, для случая двухканального устройства приведена в табл.1, где приняты следующие обозначения:

П1 (А! ) вЂ” содержимое ячейки блока

4 памяти, имеющей адрес А1; И вЂ” число на первом входе мультиплексора

3, поступающее из блока задания ко50

55 пользуется для формирования исполнительного адреса (ИА) в блоке 22 модификации адресов. Последовательность записи в блок 4 памяти следующая.

На второй вход блока 13 синхронизации с входа 1 задания режима подается потенциальный сигнал логического нуля, запрещающий запуск микропрограммы через элемент И 24 и перекую- !р чающий мультиплексоры 29 и 30 в положение, при котором информационный вход регистра 31 команд оказывается подключенным к третьему входу блока

13, а вход записи вЂ, к четвертому !5 входу блока. После этого начинается выполнение. программы записи коэффициентов фильтра в блок 4 памяти. В процессе записи третий из группы входов 1 через мультиплексор 3 оказы- 20 вается подключенным к входу блока 4 памяти, для чего на управляющий вход мультиплексора 3 с выхода 12 блока

13 подается сигнал логического нуля.

Командное слово, установленное на 25 входе 1, через мультиплексор 29 записывается в регистр 31 команд по импульсу, поступающему с входа 1 через мультиплексор 30 на вход записи регистра 31 команд. Командное слово (фиг.7) состоит из кода команды и базового адреса (БА). При записи информации с входа 1-в блок 4 памяти с входа 1 блока 13 появляется сигнал логического нуля, устанавливающий режим записи, сама запись производится по управляющему импульсу, появляющемуся на выходе 2 блока 13. Запись информации производится по адресу

А1, поступающему на адресный вход блока 4 памяти с первого выхода блока 18 формирования адресов. Адрес

А1 представляет собой сумму содержимого счетчика !7 адресов и регистра 55 адресов блока 18 формирования адресов. Работа блока 18 формирования адресов приведена в описании внутренней программы фильтра. эффициентов; Х вЂ” значение безразлично, При записи в блок 4 памяти по каждому из каналов сначала заносится управляющее слово, занимающее одну ячейку, памяти, затем заносятся коэффициенты первого элементарного звена фильтра, затем второго и т.д. Порядок расположения коэффициентов по калдому к-му элементарному звену следующии. 8, 5, S о „вЂ” Ь g вЂ” Ь

Для выполнения цифровой фильтрации

N каналами, каждый из которых представляет L последовательно соединенных элементарных звеньев второго порядка, блок 4 памяти должен содержать (SxL+1)xN ячеек.

После окончания исходного программирования на вход 2 блока 13 с входа 1 подается потенциальный сигнал логической единицы, в результате чего устройство переходит в режим работы по внутренней программе. При этом мультиплексоры 29 и 30 переключаются в положение, при котором информационный вход регистра 31 команд оказывается подключенным к выходу микропрограммной памяти 28, а вход записи вЂ” к выходу генератора 32 импульсов. Одновременно разрешается прохождение запускающих импульсов с первого входа блока 13 на S-вход триггера 25. При.поступлении запускающего импульса RS-триггер 25 переходит в единичное состояние, на входе установки в нуль счетчика 27 адресов появляется единица. Счетчик

27 адресов начинает счет импульсов генератора 32 импульсов (диаграмма

57, фиг.9), и начинается выполнение (цикл обработки) внутренней программы устройства, хранящейся в микропрограммной памяти 28. Каждой из команд соответствует свой набор управляющих сигналов на выходах блока !3, которые определяют необходимую последовательность выполнения операции в цифровом фильтре. Управляющие сигналы на выходах блока 13 формируются следующим образом. В соответствии с состоянием счетчика 27 адресов на выходе микропрограммной памяти 28 появляется командное слово. Интервалы времени (для k-го такта), в течение .которых адрес на выходе счетсчетчика 28 адресов и командные слова остаются неизменными, представлены соответственно диаграммами 58 и

1513475

59 (фиг.9) . Командное слово записывается в регистр 31 команд по заднему фронту импульса генератора 32 импульсов (диаграммы 57 и 60, фиг.9) .

В соответствии с кодом команды на одном или нескольких выходах дешифратора 34 появляется импульс, длительность которого равна длительности команды (диаграмма 61, фиг.9).

После стробирования импульсов в блоках 36-38 элементов И и на выходах блока 13 появляется один или несколько управляющих импульсов (диаграммы 62-64, фиг.9), наличие и временная расстановка которых обеспечивает требуемую последовательность выполнения операций в фильтре °

Временное положение импульса на диаграмме 62 соответствует выходам

2, 16 и 8 блока 13, а на диаграммах

63 и 64 вЂ” выходам 17, 18, 13, 3, 4, 5, 20, 22, 23 и 6, 7 и 19 соответственно. Длительность нестробируемых управляющих сигналов на выходах 12, 1, 14, 15, 21, 9„10 и 24 блока 13 равна длительности импульсов на выходах дешифратора 34 (диаграмма 61, фиг.9).

Набор необходимых управляющих сигналов, формируемых блоком 13 для каждого типа команд приведен.в

° у .табл.2 где обозначения "0" и "1" соответствуют нулевому и единичному состоянию на выходах блока 13 управления длительностью в целую ко.манду, знаком П обозначено появление в команде соответствующего уп1 равляющего импульса символом + по% ! мечены сигналы появляющиеся в коУ манде только при выполнении условия, указанного в графе 2 таблицы.

В табл.3 приведена внутренняя программа устройства для случая,,когда фильтр состоит из двух звеньев второго порядка. В табл.3 использованы следующие обозначения: Рг 6, Pr 6» Pr 6 вЂ” числа, поступающие, на входы сумматора 9 с второго, третьего и четвертого выходов регистра 6 и.представляющие соответственно К, S S; M вЂ” признак модификации, снимаемый с первого выхода регистра 6; Ф вЂ” признак фильтрации, представляющий результат дешифрации содержимого 1-разрядного регистра 10 на дешифраторе 11; У вЂ” чис ло на втором входе мультиплексора 3

П2 (A2 7 вЂ” содержимое ячейки блока

16 памяти, имеющей адрес А2, определяемый выходом блока 19 формирования адресов; КОД вЂ” состояние входа

56 в блоке 18 (19) формиирования адресов; PrKxPrB вЂ” результат перемножения содержимого регистров 39 и 40 арифметического блока 14;.Pr45

=См 1 вЂ” запись со сдвигом влево на один разряд в регистр 45 содержимого накапливающего сумматора 42 арифметического блока 14.

Для реализации программы в блоке

16 памяти для каждого канала каждому элементарному звену отведены две ячейки для.хранения значений входных сигналов данного звена, задержанных на два и один период .частоты дискретизации, и две ячейки для хранения аналогичных значений выходного сигнала. Так как выходные отсчеты, к-ro элементарного звена являются входными для (k+1)-го звена, то для выполнения цифровой фильтрации N каналами, каждый из которых представляет L последовательно соединенных элементарных звеньев второго порядка, блок 16 памяти должен содержать 2 -(L+1) ° N ячеек памяти. Для считывания из блока 16 памяти на управляющие входы этого блока должны быть поданы сигнал логической единицы. длительностью в целую команду, устанавливающий режим чтения (девятый выход блока 13) и импульс, по которому на выходе блока

16 памяти появляется число (восьмой выход блока 13), 1

При выполнении внутренней программы под действием управляющих сигналов. элементы устройства работают в следующей последовательности (табл.3).

В табл.3 символом + помечены операции, имеющие место при наличии условий, указанных в. графе 8 табли-. цы. В командах с 1 по 7 определяется на основе содержимого управляющего слова данного канала необходимость выполнения фильтрации (решения разностного уравнения в данном цикле обработки) и производится запись нового состояния управляющего слова на место прежнего. Для этого сначала сбрасываются (обнуляются) счетчик 17 адресов и регистр 55 адресов блока 18 (19) формирования адреса. Причем импульс сброса регистра 55 адресов блока 18 (19) формирования адресов с выхода 20 блока

1513475

13 появляется только в случае, если

RS-триггер 32 находится в единичном

1 состоянии. Это соответствует входу в начало программы после прихода очередного запускающего импульса на вход 1 блока 13. Далее выполняется считывание управляющего слова (фиг.8) канала из блока 4 памяти и его запись в регистр 6 по управляющему импульсу на выходе блока 13. Адрес

А1, по которому производится обра- щение к блоку 4 памяти, формируется блоком 18 формирования адресов и представляет собой результат сложения на сумматоре 54 адресов блока 18 содержимого регистра 55 адресов и содержимого счетчика 17 адресов, поступающего с первого входа блока

18 формирования адресов через мультиплексор 53 при наличии на его управляющем входе сигнала логического нуля с выхода 21 блока 13. Для обе,спечения режима чтения в блок 4 памяти поступает с выхода 1 блока 13 сигнал логической единицы, а по унравляющему импульсу с выхода 2 блока 13 на выходе блока 4 памяти появляется нужная информация. С выхода

2 регистра 6 снимается коэффициент

К, с выхода 1 вЂ” признак модификации

М, с выходов 3 и 4 вЂ” соответственно инверсное и прямое значение сдвига

S. Затем осуществляется запись в регистр 10 по управляющему сигналу с выхода 18 блока 13 полученной на сумматоре 9 разности (K-S) . Для этого разрешается прохождЕние с первых входов мультиплексоров ? и 8 на первый и второй входы сумматора 9 соответственно коэффициента К и инверсного значения сдвига S при наличии на управляющих входах мультиплексоров 7 и 8 сигналов логической единицы. На входе переноса младшего разряда сумматора 9 всегда действует сигнал логической единицы, поступающий по шине 23 логической единицы. С выхода дешифратора 11 результат дешифрации содержимого регистра

10 (признак фильтрации Ф) записывается в триггер 12 по управляющему . импульсу с выхода 16 блока 13. Триггер 12 фильтрации устанавливается в единичное состояние, если значения

К и S равны, т.е. в данном цикле обработки производится фильтрация сигналов по данному каналу, и в нулевое в противном случае. Параллель15

55 но осуществляется перепись признака модификации M в триггер 5 модификации с первого выхода регистра 6. Далее осуществляется сброс (обнуление) регистра 10 по управляющему импульсу с выхода 17 блока 13. После этого на сумматоре 9 получается значение сдвига S, увеличенное на единицу по сравнению с прежним, хранящимся в регистре 6 ° Для этого разрешается про" хождение с вторых входов мультиплексоров 7 и 8 на первый и второй входы сумматора 9 соответственно обнуленного состояния регистра 10 и сдвига S. На входе переноса младшего разряда сумматора 9 действует логическая единица. В этой же команде осуществляется запись в регистр 10 нового значения S если триггер 12 фильтрации находится в нулевом состоянии, т.е. в данном цикле обработки фильтрация производиться не будет. В противном случае регистр

10 остается в сброшенном состоянии, т,е. появление в команде управляющего импульса с выхода 18 блока 13 зависит от состояния триггера 12. Для обеспечения этого сигнал с выхода триггера 12 фильтрации подается на шестой вход блока 13. Далее в блок

4 памяти осуществляется запись нового управляющего слова на место прежнего. Для этого с выхода 1 блока 13 поступает сигнал логического нуля, устанавливающий режим записи.

Адрес А1 еще не менялся. По управляющему импульсу с выхода 2 блока

13 в блок 4 памяти осуществляется запи ь информации, поступающей на вход 2 мультиплексора 3,. на управляющий вход которого с выхода 12 блока 13 поступает сигнал логической единицы. На втором входе мультиплексора 3 находится новое значение управляющего слова. При этом, если триггер 12 фильтрации находится в единичном состоянии, в .управляющем слове (фиг.8) коэффициент К остается неизменным, сдвиг $ становится нулевым, признак M меняет свое значение на противоположное, а, если же триггер 12 находится в нулевом состоянии, коэффициент К и признак М остаются неизменными, а сдвиг S увеличивается на единицу.- Для нового управляющего слова коэффициент К поступает с второго выхода регистра 6, сдвиг S вЂ” с выхода регистра 10, при1

15 t34 знак M вЂ” с выхода мультиплексора 2, управляемого состоянием триггера 12 фильтрации так, что, если последний находится в единичном состоянии, на выход мультиплексора 2 с его второго входа проходит инверсное значение признака модификации М,если в нулевом состоянии, на выходе мультиплексора 2 вЂ” прежнее значение при10 знака M с первого входа мультиплексора. В команде 8, если триггер 12 фильтрации находится в нулевом состоянии, производится модификация содержимого регистра 55 адресов блока 18 (19) формирования адресов с Падью пеРехода к адресам следующего канала. Для этого в блоке 18 (19) формирования адресов к первому входу сумматора 54 адресов при наличии на управляющем входе мультиплексора 53 сигнала логической единицы с выхода

21 блока 13 подключается кодовая шина 56, на которой постоянно действует двоичный код чисел (SL+i) и

2.(L+1) в блоках 18 и 19 формирования адресов соответственно. Результат сложения кода и старого содержимого регистра 55 адресов с выхода сумма1 тора 54 адресов по управляющему им- 30 . пульсу с выхода 19 блока 13 записыва. ется в регистр 55 адресов. В результате на выходе регистра 55 адресов оказывается адрес нулевой ячейки очередного канала, в которой хранится управляющее слово данного канала.

Если это адрес (N+1)-ro канала, т.е. был обработан N-й канал (последний) фильтра, то в команде 9 осуществляется сброс триггера 25 блока 13 им1 пульсом с выхода 25 дешифратора 34, 40 в результате чего обнуляется счет, чик 27 адресов, и обработка прекращается до прихода очередного импульса запуска. Для анализа условия, послсдний ли канал был обработан, число с выхода 2 блока 18 формирования адресов подается на пятый вход блока 13. В команде 10, если триггер

12 фильтрации находится в нулевом состоянии, с целью перехода в нача50 ло программы для обработки очередного канала осуществляется сброс счетчика 27 адресов за счет подачи на второй вход элемента И 26 импульса с выхода 26 дешифратора 34 и сброс триггера 33 импульсов с выхода 24 дешифратора 34 блока

I 13 °

75 12

Если триггер 12 фильтрации находится в единичном состоянии, начинается собственно фильтрация входного сигнала по обрабатываемому каналу.

Для этого в команде 11 сбрасывается накапливающий сумматор 42 в арифметическом блоке 14 импульсом с выхода 4 блока 13 и производится модификация содержимого счетчика 17 адресов за счет поступления на его счетный вход управляющего импульса с выхода 22 блока 13. В результате адрес А1 соответствует адресу первой ячейки канала, в которой находится значение коэффициента g,. Начинается формирование сигнала на выходе первого звена у,(n). Выполняется одновременно (в одной команде 12) считывание значений коэффициента g, и входногб сигнала х,(п-2), задержанного на два периода, из блока 4 памяти по адресу А1 и блока 16 памяти по адресу А2 соответственно. Адрес А2 формируется в блоке 19 формирования адресов аналогично адресу

А1, но входной информацией является

ИА, поступающий с выхода блока 22 модификации адресов. Содержимое ячеек блока 16 памяти в трех смежных циклах работы фильтра для первого и второго элементарных звеньев канала приведено в табл.4. Для тех ячеек, в которых информация меняется в течение цикла, показано их содержимое в начале и конце цикла. Здесь под смежными циклами понимаются ближайшие по времени циклы, в которых по данному каналу выполняется фильтрация. Значения g, и х „(п-2) по управляющему импульсу с третьего выхода блока 13. записываются в регистры 39 и 40 арифметического блока

14 соответственно. На умножителе 4 1 содержимое регистров 39 и 40 перемножается, образуя величину

g«x „(n-2) на его выходе, а значит и на информационном входе накапливающего сумматора 42. Затем в команде 13 производится запись входного сигнала х „(и) в первую ячейку обрабатываемого канала блока 16 памяти, т.е. в ту ячейку, где ранее находилось значение х (n-2) (табл.4, цикл n=p). Для этого на многоразрядный управляющий вход многоканального аналого-цифрового.преобразователя 21 с выхода 24 блока 13 поступают управляющие сигналы, обеспечивающие преобразование соответствующего об!

1513475!

4 рабатываемому каналу входного сигнала, который в команде записи входного сигнала при наличии логического нуля на управляющем входе мультиплексора 20, поступающего с выхода

10 блока 13, проходит с выхода многоканального аналого-цифрового преобразователя 21 через мультиплексор

20 на,информационный вход блока 16 1ð памяти. На второй управляющий вход блока 16 памяти с выхода 9 блока 13 подается сигнал логического. нуля, обеспечивающий режим записи,-после .чего по импульсу, поступающему на первый управляющий вход блока 16 памяти с выхода 8 блока 13 происходит занесение информации в ячейку с адресом А2, сформированным к этому времени на адресном входе блока 16 памя- 2р ти. В команде 14 выходное значение накапливающего сумматора 42 суммируется с его входным значением на сумматоре 43 и по управляющему импульсу, поступающему на пятый вход 25 арифметического блока 14, с пятого выхода блока 13 полученный результат записывается в регистр 44. Так как регистр 44 был сброшен при обнулении накапливающего сумматора

42 в команде программы (табл.3), на его выходе образуется произведение

g,,х „(п-2). К содержимому счетчика

17 адресов прибавляется единица по управляющему импульсу, поступающему с двадцать второго выхода блока 13.

Операндами для второго умножения являются двоичный код коэффициента g, и значение входного сигнала х,(n-1), поступающие в команде 15 из вторых ячеек блоков 4 и 16 памяти в ариф4р метический блок 14, где перемножаются, а полученное произведение

g „,x „(n-1) складывается с предыдущим числом, хранящимся в накаплива ющем сумматоре 42. В команде 16 в ре- 45 гистре 44 образуется величина

g,х „(и-2) + g „х „(n-1). Содержимое адресного счетчика 17 увеличивается на единицу. На арифметический

50 блок 14 в команде 17 поступает очередная пара сомножителей: g „ их „(и) .

Полученное произведение g „х,(п) складывается с ранее накопленной суммой, в результате чего на выходе накапливающего сумматора 42 в команде 18 оказывается значение 8,х,(nвЂ”

-2) + g,„õ „(n-1) + g õ,(n) . Содержимое адресного счетчика 17 увеличивается на единицу. На информационные входы арифметического блока 14 в команде 19 поступают двоичный код коэффициента -Ъ, и значение выходного сигнала элементарного звена, задержанное на два .периода дискретизации у,(n-2) (ячейка 3, цикл и

= P, табл.4). Полученное произведение -Ъ, у „(и-2) прибавляется в команде 20 к накопленной ранее сумме:

@.,х,(п-2) + g„х,(n-1) + g,х,(n) вЂ” b у, (n-2) . Снова производится модификация адреса в адресном счетчике 17..На информационные входы ариф-. метического блока 14 подаются в команде 21 код коэффициента -Ь„ и значение выходного сигнала, задержанное на один период дискретизации, у,(n-1) (ячейка 4, цикл п = Р,табл.4).

По окончании умножения полученное произведение -Ь „ у „(n-1) суммируется с ранее накопленным числом. В результате на выходе накапливающего сумматора 42 арифметического блока

14 в команде 22 оказывается выходной сигнал первого элементарного звена: у, (n) = g õ,(n-2) + g „х „(n-1) +

+ g,х (n) Ь у (и 2) Ь у (n

1). Содержимое адресного счетчика 17 увеличивается на единицу. Значение у (п). в два раза меньше истинХ ного 5T„(n). Так как информация представлена в двоичной системе, умно- жение надва равносильно сдвигу на один разряд влево (в сторону старших разрядов). Поэтому умножение у (n) на два в команде 23 выполняется при записи в регистр 45, так как его разряды смещены на один разряд влево относительно разрядов регистра 44 арифметического блока 14.

После записи в регистр 45, где образуется у,(n) производится сброс накапливающего сумматора 42, который. оказывается подготовленным к накоплению выходного сигнала следующего элементарного звена. К этому моменту в адресном счетчике 16 уже находится адрес ячейки в канале,где располагается очередной коэффициент.

Поэтому формирование в и-м цикле работы устройства выходного сигнала для второго и всех последующих элементарных звеньев происходит аналогичным образом. Единственным отличием является то, что значение входного сигнала для этих звеньев поступает на информационный вход блока

1513475

16 памяти с выхода арифметического

1 блока 14 через второй вход мульти-! плексора 20, а не с входов фильтра, т.е. для второго и всех последующих звеньев входным сигналом является выходной сигнал предыдущего звена х Ä(n) = у „, (п) . При этом на управляюший вход мультиплексора 20 поступает сигнал логической единицы,, 1р разрешающий прохождение сигнала с второго входа мультиплексора 20 на его выход. После того, как в регистр

45 арифметического блока 14 поступает значение выходного сигнала последнего элементарного звена у (и) кавЂ” нала (команда 35, табл. 3), производится

его перезапись в выходной регистр

15 по управляющему импульсу с выхода 7 блока 13 (команда Зб,табл.3)„ 2р

Одновременно с этим через второй вход мультиплексора 20 значение у-(n) с выхода арифметического блока 14 заносится в блок, 16 памяти на место у „(n-2). Далее производится модификация содержимого регистра 55 адресов в блоке 18 (19) формирования адресов с целью перехода к адресам следующего канала (команда 37,табл.3).

Если еще не все М каналов фильтра обработаны, осуществляется переход в начало программы (команда 38, табл.3), для чего производится сброс

1 счетчика 27 адресов и триггера 33 ! при условии, что в результате мо-. ! дификации регистра 55 адресов получа-

35 ется адрес нулевой ячейки I-го канала, причем Х 4 Н. В противном случае выполняется завершающая программу команда (команда 39, табл.3),„ щ в которой осуществляется сброс RSтриггера 25 импульсом с выхода 25 дешифратора 34, в результате чего устанавливается в нуль счетчик 27 адресов, и прекращается обработка до прихода очередного импульса запуска. На этом цикл обработки заканчивается.

Работа фильтра в следующем цикле (цикл ш = p + 1) Выполняется по той 50 же программе, однако ячейки блока

16 памяти, в которых хранятся значения задержанных на один и два .периода дискретизации входных (выходных) сигчалов для каналов, по которым выполняется фильтрацня, поменялись местами по сравнению с предыдущим циклом, в котором выполнялась фильтрация (циклы гп и р,табл.4).

Для получения нужного исполнительного адреса (ИА) на первый и второй входы блока 22 модификации адресов поступает соответственно прямое и инверсное значение признака

М с выходов триггера 5 модификации, на третий вход вЂ” базовый адрес (БА) с одиннадцатого адресного выхода блока 13. Для получения требуемого ИА в блоке 22 модификации адресов производится преобразование БА по следующему правилу:

-ИА = БА + 1, если М = 1, а младший разряд БА равен нулю;

-ИА = БА вЂ” 1, если M = 1 и младший разряд БА равен единице; вЂ” ИА = БА, если M = О.

Признак M меняет свое значение на противоположное в управляющем слове канала в цикле, в котором производится фильтрация по данному каналу. В остальных циклах значение М не меняется. Если признак М равен единице, а младший разряд "A и, следовательно, вход элемента НЕ 46 равны нулю, выходы элементов И 47 и ИЛИ 48 равны единице. Сигнал с выхода элемента И 47 поступает на вход переноса младшего разряда сумматора 49, к первому входу которого подключен БА, а к второму входу в этом случае оказывается подключенной шина 51 логического нуля, т ° е ° код 00...0, что достигается подачей сигнала логической единицы с выхода элемента ИЛИ 48 на управляющий вхрд мультиплексора

50. В итоге на .выходе сумматора 49 формируется ИА = БА + 1. Если М = 1 и младший разряд БА равен единице, выходы элементов НЕ 46, И 47 и ИЛИ

48 равны нулю. В этом случае на входе переноса младшего разряда сумматора 49 действует нуль, а к его второму входу подключается шина 52 логической единицы, т.е. код 11 ° ..1, в то время, как на первом входе сумматора 49 по прежнему БА. Суммирование

БА с кодом 11... 1 равносильно вычитанию из БА единицы, так как -1 в дополнительном коде представляется единицами во всех разрядах. В результате на выходе блока 22 модификации адресов имеется ИА = БА вЂ” 1, В том случае, когда M = O,,íåçàâèñèìî от того, чему равен младший разряд БА, на выходе элемента И 47 устанавливается нуль, а выход элемента ИЛИ

48 равен единице. При этом на входе

1513475

18 переноса младшего разряда сумматора

49 действует нуль, а к второму входу подключается шина 5 1 логического нуля. В результате на выходе блока 22 модификации адресов присутствует ИА = BA. Указанная последовательность работы обеспечивает необходимый порядок смены адресов смежных ячеек блока 1á памяти в каждом цикле рабо- 1п ты канала, в котором по данному каналу выполняется фильтоация.

Формула изобретения

Программно-управляемый цифровой фильтр, содержащий первый и второй блоки памяти, арифметический блок, блок модификации адресов, первый мультиплексор, .выходной регистр и 20 блок. синхронизации, первый и второй выходы которого подключены к входам управления соответственно записью и считыванием первoro блока памяти, выход которого подключен к входу 25 коэффициента арифметического блока, выход которого подключен к первому информационному входу первого мультиплексора и информационному входу выходного регистра, выход которого gg является информационным выходом фильтра, входом запуска которого является первый вход блока синхронизации, третий, четвертый, пятый и шестой выходы которого подключены соответственно к входу синхронизации приема, входу синхронизации вычислений, установочному входу и входу синхронизации выдачи арифметического блока, вход операнда которого подключен к выходу второго блока памяти, информационный вход которого подключен к выходу первого мультиплексора, вход записи выходного регистра подключен к седьмому выходу блока синхронизации, восьмой и девятый выходы которого подключены к входам.управления соответственно записью и считыванием второго блока памяти, управляющий вход первого мультиплексора подключен к десятому выходу блока синхронизации, одиннадцатый выход которого подключен к адресному входу блока модификации адресов, первьп», второй и третий входы кода режима блока синхронизации явля55 ются входами разрядов кода режима группы фильтра, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, в него введены счетчик адреса, первый и второй блоки формирования адреса, второй, третий, четвертый и пятый мультиплексоры, первый и второй триггеры, первый и второй регистры, сумматор, дешифратор и аналого-цифровой преобразователь, выход которого подключен к второму информационному входу первого мультиплексора, двенадцатый, тринадцатый, четырнадцатый и пятнадцатый выходы блока синхронизации подключены соответственно к управляющему входу второго мультиплексора,, тактовому входу первого регистра, управляющим входам третьего и четвертого мультиплексоров, выходы которых подключены соответственно к первому и второму информационным входам сумматора, выход которого подключен к информационному входу второго регистра, выход которого подключен к входу- дешифратора, пепервому информационному входу третьего мультиплексора и первому информационному входу второго мультиплексора, выход которого подключен к информационному входу первого блока памяти, адресный вход которого подключен к первому выходу первого блока форвЂ” мирования адреса,.второй выход которого подключен к входу окончания обработки блока синхронизации, шестнадцатый выход которого подключен к тактовому входу первого триггера и тактовому входу второго триггера, выход которого подключен к управляющему входу пятого мультиплексора и четвертому входу кода режима блока синхронизации, семнадцатый и восемнадцатый выходы которого подключены соответственно к входу обнуления и входу записи второго регистра, девятнадцатый, двадцатый и двадцать первый выходы блока синхронизации подключены соответственно к первому, второму и третьему тактовым входам первого и второго блоков формирования адреса,. двадцать второй и двадцать третий выходы блока синхронизации подключены соответственно к входу обнуления и счетному входу счетчика адреса, выход которого подключен к адресному входу первого блока формирования адреса, двадцать четвертый выход блока синхронизации. подключен к тактовому входу аналого-цифрового преобразователя, информационные входы группы которого являются информационными вхо1 >13475

35 лица 1 ентарии

СчА =0

РгА:=0

П! СА! 7:=И

СчА: =СчА+1

Х 0000 00000

0001 00001

2 8

0001

0010

00001

00010

Н! (А! 7:=И

СчА: =СчА+ 1

3 8

П1 .(А! 7: И

СчА:=СчА+1

0011

00011

4 S

00011

00100

П! (А1): И

СчА: СчА+1

0011

0100

5 8 дами группы фильтра, вход переноса . сумматора соединен с шиной логической единицы устройства, выход первого блока памяти подключен к информа5 ционному входу первого регистра, первый выход которого подключен к информационному входу первого триггера, прямой и инверсный выходы которого подключены соответственно к пер- 1п вому.и второму информационным входам пятого мультиплексора и соответственно первому и второму тактовому входам блока модификации адреса, выход которого подключен к адресному входу

1 .второго блока формирования адреса, 1 !,âûõîä которого подключен к адресно,му входу второго блока памяти, вто;рой выход первого регистра подключен .к второму информационному входу тре- 20 ,тьего мультиплексора, объединен с выходом пятого мультиплексора и подключен к первому. информационному входу второго мультиплексора, второй формационный вход которого подклю- 25

4ен к входам кода режима группы филь1тра, третий и четвертый выходы перво го регистра подключены соответствено к первому и второму информационым входам четвертого мультиплексо- ЗО а, выход дешифратора подключен к инормационнаму входу второго триггера, ичем блок формирования адреса соержит регистр, сумматор и мульти тлексор,„ выход которого подключен

К первому входу сумматора, выход ко« орого является первым выходом блока ормирования адреса и подключен к ин1 ормационному входу регистра, выход соторого является вторым выходом бло- „ ка формирования адреса и подключен к второму входу сумматора, первый информационный вход мультиплексора является адресным входом блока формирования адреса, первым, вторым и третьим тактовыми входами которого являются соответственно управляющий вход мультиплексора, установочный вход и вход записи регистра, а второй информационный вход мультиплексора соединен с входом задания константы,блока формирования адреса, который является входом задания кон- станты фильтра, при этом блок модификации адреса содержит сумматор, мультиплексор, элемент НЕ, элемент

ИЛИ и элемент И, выход которого подключен к первому входу, сумматора и первому входу элемента ИЛИ, выход которого подключен к управляющему входу мультиплексора, выход которого подключен к второму входу сумматора, выход которого является выходом блока модификации адреса, адресным входом которого является третий вход сумматора, первым и вторым тактовыми входами блока модификации адреса являются первый вход элемента И и второй вход элемента

ИЛИ, второй вход элемента И подключен к выходу элемента НЕ, вход которого подключен к входу младшего разряда адресного входа блока модификации адреса, первый и второй информационные входы мультиплексора соединены соответственно с шиной логической единицы и логического нуля устройства.

Обнуление СчА 17 и PrA 55 в БФА 18

Запись управляющего слова первого канала в БП 4, увеличение содержимого

СчА 17 на 1

Запись коэффициента g z в

БП 4 по первому каналу, увеличение содержимого СчА 17 на

Запись коэффициента g,„в

БП 4 по первому каналу, увеличение содержимого СчА 17, на 1

Запись коэффициента go, в

БП 4 по первому каналу,увеличение содержимого СчА 17 на 1

1513475

Адрес БП 4

Командное слово! ь п/и остоя- А! ие чА 17

Обозначение

Код ко- Вазов манды . адрес

П! (Аl ): И

СчА: "СчА+1

6 8

Пl (А!>: И

СчА: * СчА+ 1

00101

00110

Х . 0101

0110

7 8

П! (А! ): И

СчА: =СчА+ 1

00111

Х 0110

0111

8 8

9 8

П! (Аl >: И

СчА: СчА+ 1

00111

01000

Х 0111

1000

Пl (Ai ):=И

СчА: =СчА+1

01001

Х 1000

1001

10 8

Пl (Al ): ° И

СчА: СчА+1

11 8

01001

01010

Х t001

1010

П! (Al ):=И

СчА: СчА+1

01011

Х 1010

1011

12 8

РгА: РгА+КОД

СчА:0

0101!

Х 1011

0000

13 12

П! (Аl ): И

СчА *СчА+ 1

14 8

01101

t5 8

Ill CAt ):И

СчА: СчА+1

0001 .

0010

Х в уве17

Х 0010

0011

01101

01110

Пl (Аl ):=И

СчА: СчА+1

16 8 в уве17

17 8

Х 0011

0100

П! (Аl ):=И

СчА: =СчА+ l

01t11

s уве17

П! (Аl 3: *И

СчА *СчА+1

01111

10000

Х 0100

0101

18 8 в уве17

Пl (А! ):=И

СчА: «СчА+1

19 8 в веl7

П! (Al ):И

СчА: СчА+1

20 8

Х 0110

0111

10001

10010 в уве17

П!(Al ): И

СчА: СчА+1

10011

Х 0111

1000

21 8

s уве17

Х 0100 00100

0101 00101

Х 0000 01011

0001 01100

Х 0101 1000

0110 1001

Продолжение табл. 1

Выполняемые операции в команде

Содержание и комментарии

Запись коэффициента -Ь, в