Устройство для сжатия информации

 

Изобретение относится к электросвязи и может быть использовано в телеметрических системах. Устройство осуществляет конвейерную обработку последовательной информации, исключая избыточные отсчеты с помощью специальной весовой функции, что повышает информативность устройства. Устройство содержит информационные каналы 1,2, блок 3 синхронизации, блоки 4,5, 18 буферной памяти, блок 6 аппроксимации, включающий в себя перемножители 7,8 и сумматоры 9,10, вычитатели 12,13, счетные триггеры 14, элементы ИЛИ 15,20, дешифратор 16, буферный регистр 17, блоки 19 сравнения и узлы 21 коррекции. 2 з.п. ф-лы, 11 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 Г 08 С 15/06

ОПИСАНИЕ ИЗОБРЕТЕНИЙ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4447032/24-24 (22) 24.06.88 (46) 28.02.90, Бюл. № 8 (71) Научно-исследовательский институт прикладной математики и кибернетики при Горьковском государственном университете им, Н.И. Лобачевского (72) 10,Г.Васин и А.Ф, Смирнов (53) 621.398(088.8) (56) Авторское свидетельство СССР

¹ 1244692, кл. G 08 С 19/28, 1984.

Авторское свидетельство СССР № 1392584, кл. G 08 С 15/06, 1985. (54) УСТРОЙСТВО ДЛЯ СЖАТИЯ ИНФОРМАЦИИ (57) Изобретение относится к электросвязи и может использоваться в тез лигап А 1

2 леметрических системах. Уст юйство осуществляет конвейерную обработку последовательной информации, исключая избыточные отсчеты с помощью специальной весовой функции, что повышает информативность устройства. Устройство содержит информационные каналы 1, 2, блок 3 синхронизации, блоки 4, 5, 18 буферной памяти, блок 6 аппроксимации, включающий в себя перемножители 7, 8 и сумматоры 9, 10, вычитатели 12, 13, счетные триггеры 14, элементы ИЛИ 15, ?О,дешифратор 16, буферный регистр 17, блоки 19 сравнения и узлы 21 коррекции, 2 з.п ф-лы, 11 ил., 1 табл, 1547011

Изобретение относится к электро-. связи и может быть использовано в . телеметрических системах, Целью изобретения является повышение информативности устройства.

На фиг. 1 представлена структурная схема устройства; на фиг, 2— функциональная схема блока 4 буферной памяти, на фиг. " — функциональная схема блока 5 буферной памяти, на фиг. 4. — функциональная схема дешифратора; на фиг. 5 " функциональная схема блока 18 буферной памяти, на фиг.6 — функциональная схема блока сравнения", на фиг. 7 — функциональная схема узла коррекции; на фиг. 8 - функциональная схема блока управления; на фиг.9 — функциональная схема блока 35 буферной памяти," на фиг. 10 — функциональная схема блока 41 буферной памяти; на фиг.11 график, поясняющий сравнительную оценку ошибки кодирования, где используются следующие обозначения:

А. — отсчеты входных данных, которые участвуют при вычислении ошибки ког О о дирования с или (.. ; f — значение

П ) ошибки кодирования, вычисленной с помощью кусочно-линейной аппроксимации (для известного устройства); !

5п,- значение ошибки кодирования, вычисленное с помощью специальной весовой функции 04 (дпя предлагаемого устройства); K, — весовые коэффициенты специаль «ой :::"-.совой функции о« ., Устройство содер «.т (фиг,,1) первый информационный канал 1, И-1 последующих информационных каналов 2, блок 3 синхронизации, блоки 4 и 5 буферной памяти, блок 6 аппроксимации, выполненный на первом 7 и втором 8 перемножителях и первом 9 и втором

10 сумматорах, сумматор 11, первый 12 и второй 13 вычитатели, счетный триггер 14, элемент HP.;I 15, дешифратор

16, буферньИ регистр 17, блок 18 буферной памяти, блок 19 сравнения, второй элемент 20 ИЛИ и узел 21 коррекции.

Блок 4 буферной памяти (фиг,2) вы= полнен на регистрах 22 сдвига. Блок

5 буферной памяти (фиг.З) выполнен . на регистрах 23 сдвига.

Дешифратор 16 содержит (фиг.4) формирователь 24 импульсов, дешифратор 25, элемент ИЛИ .26 и элемент 27 задержки, Блок 18 буферной памяти (фиг.5) выполнен на регистрах 28 сдвига.

Блок 19 сравнения содержит (фиг.6) элементы 29 и 30 сравнения и элемент И 31.

Узел 21 коррекции содержит {фиг.7) первый 32 и второй 33 перемножители, элемент ИЛИ 34, первый блок 35 буферной памяти, сумматор 36, коммутатор

37, блок 38 управления, элемент 39 сравнения, дешифратор 40 и второй блок 41 буферной памяти.

Блок 38 управления содержит (фиг.8) элемент 42 задержки, триггер

43, первый элемент ИЛИ 44, элемент

И 45, элемент 46 постоянной памяти, регистр 47 сдвига, элемент 48 HCKJIIOЧАЮЦЕЕ ИЛИ и второй элемент ИЛИ 49.

Блок 35 буферной памяти содержит

{фиг.9) мультиплексор 50 и регистры

51 сдвига.

Блок 41 буферной памяти содержит (фиг,10) мультиплексор 52, элемент 53 сравнения, элемент И 54, регистр 55 памяти и формирователь 56 импульсов.

Устройство параллельно со сжатием информации формирует значение ранга данных R . .Каждое значение отсчета ., данных А на втором входе устройства сопровождается соответствующим ему значением ранга данных Rm на первом выходе устройства. Значение ранга данных R „, характеризует степень сжатия входной информации. По сжатой информации с выходов устройства, включая значения отсчетов А и ранm га R, возможно однозначное восстановление исходной последовательности данных с максимальной покоордйнатной ошибкой, не превышающей значения ошибки кодирования, установленного на первом установочном входе устройства.

45 Значения отсчетов Am н рангов Кщ хранятся в блоках 5 и 18 (фиг,l).

Устройство работает следующим образом, Все информационные каналы 1 и 2

50 (каналы сжатия) включены последовательно, образуя конвейер хранения, сдвига и обработки входных отсчетов

А,„и рангов R данных. Отсчеты А „„ поступают на, первый информационный вход блока 5 (фиг.3) канала (фиг.1

Второи информационный вход блока 5, предназначенный для записи значений рангов данных R m, соединен с шиной нулевого потенциала. Поэтому, авто5

15 матически при записи очередного отсчета данных А в блок 5 ему ставится в соответствие значение ранга R равное нулю, Отсчеты А„„ продвигаются по каналам 1 и 2 к выходу устройства. Синхронно .с ними продвигаются к выходу устройства и соответствующие им значения рангов R ., В процессе продвижения отсчетов А через устройство исключаются несущественные отсчеты данных и выбираются существенные (т ° е. выполняется сжатие информации). Соответственно изменяются значения рангов R соответствующих существенных отсчетов А (ранг данных R характеризует степень сжатия информации)„ Значения рангов данных

К при прохождении через устройство могут изменяться от нуля до N (N— число каналов).

Каждый канал 1 и 2 выполняет сжатие данных на основе заложенного критерия. В канале 1 выполняется сжатие, используя одноуровневую проверку критерия. В каналах 2 выполняется двухуровневая проверка критерия сжатия, В каналах 1 и 2 первый уровень проверки критерия выполняется с помощью вычитателя 13, а второй уровень проверки критерия в каналах 2 выполняется с помощью узлов 21 коррекции.

В каждом канале 1 и 2 выполняется вычисление ошибки кодирования (блоком 6 аппроксимации, сумматором

11, вычитатеМем 12):

Ь где А — значение входного отсчета

Ills ll (первый выход блока 5), относительно которого выполняется проверка критерия сжатия и который исключается из дальнейшей обработки, если выполняется критерий сжатия;

А „- восстановленное значеI ние отсчета А по четырем соседним отсчетам данных с помощью специальной весовой функции с,.

Восстановление данных с помощью специальной весовой функции обеспечивает высокую точность восстановления (фиг, 11), чем,цостигается высокий коэффициент сжатия и достоверности информации в устройстве.

47011

Значение восстановленного отсчета

А „ вычисляется по формуле

Ф

Сумму отсчетов А щ, и А, вычисляет в блоке 6 аппроксимации сумматор 9, а умножение этой суммы на коэффициент о(, выполняет перемножи-! р тель 7. Сумму отсчетов А <„, и А,„ вычисляет сумматор 10, а умножение на коэффициент OC g перемножитель 8.

Значения коэффициентов в, и оС поступают соответственно на шестой и седь- . мой установочные входы устройства, !

Устройство обрабатывает отсчеты входной информации следующим образом. . Очередной входной отсчет А поступает

20 на информационный вход устройства и записывается в блок 5 первого информационного канала 1. В разряды; предназначенные для хранения ранга R соответствующего отсчету А, эаписы25 ваются нули, так как вторые информационные входы блока 5 соединены с шиной нулевого потенциала. Таким образом, каждому входному отсчету А при записи в устройство ставится в

30 соответствие начальное значение ранга данных R, равное нулю. Входной отсчет А> и соответствующее ему значение ранга данных (R 0) записываются в блок 5 по сигналу на управляющем входе устройства, По этому же сигналу, который поступает на счетный вход триггера 14 канала !, изменяется состояние данного триггера 14 на противоположное, Так как триггер 14

40 является счетчиком по модулю 2, то входные отсчеты А в каналах 1 и 2 условно разделяются на четные и нечетные. При поступлении на вход канала 1 четного отсчета Ащ сигнал с ин45 версного выхода триггера 14 через элемент ИЛИ 15 выполняет запись данных с первого выхода (отсчет А ) и пятого выхода (ранг К ) блока 5 канала 1 в блок 18 второго канала 2.

Этот же сигнал поступает на счетный вход триггера 14 второго канала 2 и изменяет его состояние на противоположное. Точно так же изменяется состояние триггера 14 и во всех последующих информационных каналах 2, При записи в блок 5 первого канала 1 нечетного входного отсчета А, сигнал, с прямого выхода триггера 14 инициирует проверку критерия сжатия в пер154701!

f5 вом канале, разрешая работу дешифратора 16.

Первый канал 1 выполняет сжатие на основе критерия

1 ° ) (1) где F ; — значения ошибки кодирования на выходе вычитателя 12 канала 1;

Ь вЂ” значение максимальной допустимой ошибки кодирования, установленное на первом установочном входе устройства.

Операцию проверки критерия (1) сжатия в канале 1 выполняет вычитатель 13. Сигнал результата проверки с выхода вычитателя 13 поступает на информационный вход дешифратора lб (фиг.4). Если на управляющем входе 20 дешифратора 16 имеется сигнал с прямого выхода триггера 14, то на выходах дешифратора lá формируются сигналы, соответствующие результатам проверки. Если критерий (l) в канале 1 выполняется, то инициируются следующие действия: значение ошибки кодирования с выхода вычитателя 12 канала 1 заносится в буферный регистр

17 (по сигналу с второго выхода де- 30 шифратора 16);. в блок 5 через третьи информационные входы заносится значение ранга, равное номеру канала (R =1), соответствующее отсчету А находящемуся на вторых выходах блока 5 (фиг, 3), по сигналу с второго. выхода дешифратора Ib.

Если критерий (1) в канале 1 не выполняется, то инициируются следующие действия по сигналу с первого щ выхода дешифратора 16: заносится нулевое значение в буферный регистр 17; через второй вход элемента ИЛИ 15 сигнал выполняет запись данных в блок

18 второго канала 2 и изменяет сос" тояние триггера 14 на противоположное, что обеспечивает продвижение входных отсчетов А„„ к выходу устройства без сжатия и без изменения ран.га Кщ, 50

Затем независимо от выполнения или невыполнения критерия (1) в канале 1 формируется сигнал на третьем выходе дешифратора 16. по которому выполняется запись значения ошибки кодирования с выходов регистра 17 в узел 21 коррекции второго канала 2.

После выполнения этих действий

: устройство ожидает поступления следующих входных отсчетов А, не выполняя каких-либо действий, Если критерий сжатия был выполнен, то поступление следующего отсчета на входы блока 5 канала 1 вызовет исключение из дальнейшей обработки отсчета, находящегося на первых выходах блока 5 (т,е. выполняется сжатие данных).

Сжатие данных или продвижение. данных к выходу без изменения в информационных каналах 2 выполняется аналогично описанному для информационного канала 1, Отличие заключается только в том, что сигнал записи и данные поступают от предыдущего информационного канала. Критерий сжатия в каналах 2 выполняется в два этапа.

Отсчеты данных и соответствующие им значения рангов соответственно с первых и пятых выходов блока 5 и 18 предыдущего канала 1 и 2 по сигналу записи с выхода элемента ИЛИ 15 того же канала записываются в блок 18 по-. следующего канала 2, при этом изменяется состояние триггера 14 в канале.

При поступлении на вход канала 2 отсчета данных с четным номером сигнал с инверсного выхода триггера 14, действуя через первый вход элемента

ИЛИ 15, выполняет запись данных {отсчета и ранга), в блок 18 последующего канала 2 (с выхода последнего канала 2 запись данных выполняется в блок 4 памяти ° При записи в блок

18 канала 2 отсчета с нечетным номером. сигнал с прямого выхода триггера 14 инициирует проверку критерия сжатия, разрешая работу блока 21 коррекции.

Первый этап проверки критерия сжатия в канале 2 выполняется согласно выражению: в, -О ;-1 „„=К, „, (2) где E> — значение ошибки кодирова п, lq ния на выходе вычитателя l2 г-ro канала 2;

Ь вЂ” значение максимальной допустимой ошибки кодирования, установленного на первых установочных входах устройства;.

Кп — значение ранга, установленное на вторых установочных входах устройства соответствующего информа1547011

1Þ ционного канала 2 (R равh но номеру предыдущего информационного канала);

R,R, - значения рангов (пятые и

m вторые выходы блока 18, фиг.5) отсчетов данных,. находящихся на первых и четвертых выходах блока 18.

Сравнение значений рангов выполня- 10 ет блок 19 сравнения (фиг. 6). Сравнение значений ошибки Ящ и Ь выполняет вычитатель 13. Сигналы о ре-. зультатах сравнения поступают через элемент ИЛИ 20 (результат проверки критерия сжатия первого уровня) на третий вход узла 21 коррекции. Узел

21, используя значение ошибки кодирования, поступающей с выхода вычитателя 12 на четвертый вход узла 21, и накопленные значения ошибок коди-. рования с предыдущего канала 1 и 2, а также принимая во внимание значение сигнала с выхода элемента ИЛИ 20, выполняет проверку критерия сжатия второго уровня согласно выражению

1 б, =Е„,+P,.е„„ь; ю I -з,п п->,и I ", р где.n — номер канала 2, в котором выполняется проверка критерия сжатия; 35

Гщ,„— значение ошибки кодирования на выходе вычитателя 12;

E„,— е з нач ени е ошиб о к к одир о в ания, I поступивших с предыдущего канала 1 и 2; 40 скорректированные значения ошибок кодирования, вычисленные в узле 21 и используемые в следующем цикле работы узла 21; 45

II — скорректированные значения

Ф,й ошибок кодирования, вычисленные в узле 21;

p„ значения весовых коэффициентов, установленные на седь- 50 мом и восьмом входах узла 21.

Невыполнение любого из условий (2) или (3) фиксируется как Hpвыпол55 нение критерия сжатия в канале. В этом случае выполняются следующие действия.

Сигнал с первого выхода узла 2I действуя через второй вход элемента

ИЛИ 15 своего канала 2, выполняет внеочередную запись данных с первых и пятых выходов блока 18 своего канала 2 в блок 18 последующего кана" ла 2 (с выхода последнего канала 2 данные записываются в блок 4 памяти), а также изменяется состояние триггера 14 последующего канала 2 на про" тивоположное. Значение ошибки кодирования всегда равно нулю, если критерий сжатия не выполняется) с третьего выхода узла 21 своего канала

2 (для канала 1 с выходов буферного регистра 17) записывается в узел 21 последующего канала 2 (для последнего канала 2 эту операцию выполнять не требуется), Эти действия обеспечивают продвижение входных отсчетов на выход устройства беэ сжатия и изменения рангов.

Если же при проверке критерия сжатия выполняются условия (2) и (3), то узел 21 в канале 2 фиксирует выполнение критерия сжатия и инициирует следующие действия.

Сигнал с второго выхода узла 21 заносит значение ранга, равное номеру канала 2 (установленное на третьих информационных входах 18) и соответствующее отсчету А, находящемуся на четвертом выходе блока 18. Выполняется запись ошибки кодирования с четвертых выходов узла 21 в узел 21 последующего канала 2 (как описано для случая невыполнения критерия сжатия).

После выполнения этих действий канал 2 ожидает поступления следующих отсчетов данных с предыдущего информационного канала 1 и 2. При записи очередного отсчета в блок 18 отсчет с первых выходов блока 18 будет исключен из дальнейшего рассмотрения (т,е. выполняется сжатие данных).

В процессе прохождения через устройство входных отсчетов и при выполнении критерия сжатия в каналах 2 выбираются существенные отсчеты данных, а соответствующий им ранг возрастает.

Ранг данных К,„имеет простую физическую интерпретацию:

Р=2 -1, й) где P — - число входных отсчетов, кот эрые исключены в процессе обработки в устройстве между

l5470Il двумя соседними существенными отсчетами на выходе канала 2 или выходе устройства;

R — значение ранга последнего из существенных отсчетов, упоминавшегося в предыдущем пункте.

Максимальный коэффициент сжатия входных. данных зависит от числа каналов сжатия, включенных в устройство

К=2 где К вЂ” максимальный коэффициент сжатия;

Н вЂ” число каналов 1 и 2 сжатия 15 в устройстве.

Средний коэффициент сжатия информации в устройстве меньше, чем максимальный;

Включение дополнительных каналов сжатия не влияет на быстродействие устройства в целом.

При включении. устройства сигнал с первого выхода блока 3 синхронизации 25 (фиг.1) выполняет начальную установку устройства, поступая на входы сброс триггеров 14 всех информационных каналов 1 и 2 и девятые входы узлов 21. Сигнал с второго выхода блока 3 поступает на десятые входы узлов 21 в качестве импульсов синхрони., зации.

Узел 21 (Фиг.7) выполняет проверку критерия сжатия второго уровня (3); учитывая «ж.опнечие условия (2)

35 в канале. Кроме того, узел 21 формирует значение скорректированной ошибки кодирования на четвертых выходах

Это значение ошибки кодирования ис- 40 пользуется в узле 21 последующего канала 2. Цикл работы узла 21 состоит из четырех тактов — по числу неравенств в выражении (3). Выполнение одного такта работы узла 21 заключа- 45 ется в проверке одного неравенства из .этого выражения. Сигнал на втором выходе узла 21 формируется. лишь в том случае (сигнал выполнения критерия сжатия), если выполняются все

50 четыре неравенства (3) и выполняется условие (2). Сигнал на первом выходе узла 21 (не выполняется критерий сжатия в канале) появляется в том случае, если не выполняется условие (2), 55 т.е. установлен активный сигнал на третьем входе узла 21 (активньм сигнал на выходе элемента ИЛИ 20), или не выполняется одно из неравенств (3). Появление любого из сигналов на первом или втором выходах узла 21 вызывает появление сигнала на третьем выходе узла 21, Этот сигнал выполняет следующие действия: выполняет saпись значения ошибки кодирования с четвертых выходов узла 21 в последующий канал 2 сжатия; включает узел 21, т,е. заканчивает текущий цикл работы узла 21.

Таким образом, работа узла 21 состоит из повторяющихся циклов. Цикл работы узла 21 выполняется следующим образом. Сигнал с прямого выхода триггера 14 поступает на первый вход узла 21 и включает его, начиная теку-. щий цикл работы. С момента включения. узел 21 начинает проверку неравенства (3), заканчивая проверку, как описано, Узел 21 (фиг. 7,г работает следующим образом. Сигнал с прямого выхода триггера 14 канала 2 через первый вход узла 21 поступает на первый вход блока 38 управления и третий вход уп" равления блока 41 буферной памяти.

По сигналу на первом входе узла 21 выполняются следующие действия, Выполняется запись значения ошибки кодирования с четвертых входов узла

21 в блок 41 (код адреса на первом управляющем входе блока 41, поступающий с первого выхода блока 38 управления, соответствует приему данных с внешних источников), Затем через время с изменяется код адреса на первом выходе блока 38, обеспечивающий прием данных в блоки 41 и 35, а на третьем выходе блока 38 управления формируются импульсы проверки критерия сжатия.

Период появления импульсов на третьем выходе блока 38 управления равен периоду синхроимпульсов с второго выхода блока 3 синхронизации, По каждому импульсу с третьего выхода блока 38 выполняются вычисления и проверка одного из неравенств (3). К юменту начала проверки условия (3) в блоке 35 имеются значения ошибок кодирования в соответствии с выражением (3), а на четвертых входах узла 21 установлено значение ошибки кодирования E „„ используемое при проверке первого этапа (2) критерия сжатия.

Б соответствии с адресным кодом, установленным на втором выходе блока 38, на выходе коммутатора 37 имеется зна1547011!

4 чение произведения P, E или Я „

I (выходы перемножителей 32 или 33), которое поступает на входы сумматора 36. На других входах сумматора 36 установлено значение ошибки кодирования с выхода блока 35. Значение вы- . численной суммы с выхода сумматора 36 поступает на первые информационные входы блоков 35 и 41 и на первые вхо- 10 ды элемента 39 сравнения. На вторых входах элемента 39 установлено значение максимально догустимой ошибки кодирования (с первых установочных входов устройства). На выходе эле- 15 мента 39 устанавливается сигнал, фиксирующий выполнение или невыполнение проверяемого неравенства (3), Сигнал с выхода элемента 39 поступает на первый вход дешифратора 40, на тре- 20 тьем входе которого установлен сигнал, отображающий результат проверки условия {2) в канале (с выхода элемента ИЛИ 20). Очередной импульс проверки с третьего выхода блока 38 управления поступает на третий вход дешифратора 40 и второй вход управления блока 41. Если при этом выполняется условие {2) и выполняется очередное неравенство (3), то по сигна- 30 лу с первого выхода дешифратора 40 выполняются следующие действия. Значение ошибки кодирования с выхода сумматора 36 заносится в блок 35 и на его выходе появляется следующее 35 значение ошибки кодирования, необ ходимое для вычисления следующего неравенства (3), Значение ошибки кодирования с выхода сумматора 36 сравнивается в блоке. 41 с тем значением, 40 что хранится в блоке 41 и заносится в него, если больше. Поступая на первый вход блока 38 управления, этот сигнал фиксирует в блоке 38 выполнение очередного неравенства (3), 45 устанавливает на втором выходе блока 38 новый адресный код, необходимый для вычисления и проверкиеледующего неравенства.

Если в блоке 38 будет зафиксировано, что выполнены все неравенства (3) и выполнено условие (2), то на четвертом выходе блока 38 появится сигнал, фиксирующий выполнение критерия сжатия в канале. При этом форми 55 руется.также сигнал на пятом выходе блока 38. На этом заканчивается текущий цикл работы узла 21, Если же не выполняется условие (2) или не выполняется очередное неравенство (3), то это состояние фиксируется как невыполнение критерия сжатия в каналЬ, формируется сигнал на втором выходе дешифратора 40, Этот сигнал инициирует следующие действия: зановится нулевое значение в блок 41 и во все регистры памяти блока 35; данный сигнал поступает через первый выход узла 21 на другие элементы устройства, информируя их о том, что не выполнен критерий сжатия в канале.

Кроме того, сигнал с второго выхода дешифратора 40 поступает на пятый .вход блока 38 управления и вызывает появление сигнала на пятом выходе блока 38, который через третий выход узла 21 поступает на другие элемента устройства (сигнал записи ошибок кодирования в узле 21 последующего информационного канала 2). На этом заканчивается текущий цикл работы узла 21 коррекции в канале.

За время цикла работы узла 21 в . блок 41 заносится максимальное значение ошибки кодирования иэ значений ошибок, вычисляемых в процессе проверки критерия сжатия второго этапа

1 по условию (3), т.е, ошибок Я,„ „и

jl

Я„,, В качестве начального значения

Р1, И в блок 41 заносится значение ошибки установленное на четвертом входе узла 21. Если критерий сжатия не выполняется в канале, то в блок 41 заносится нулевое значение. В процессе работы узла 21 при проверке критерия сжатия требуется четыре значения ошибок кодирования из блока 35.

Из этих четырех значений ошибок два скорректированных значения ошибок сохраняются для следующего цикла работы узла 21, а два значения скорректированных ошибок кодирования исключаются из дальнейшего рассмотрения и обработки, За время до начала следующего цикла работы узла 21 в блок

35 будут записаны два новых значения ошибок кодирования из предыдущего информационного канала 2 и 1 и поэтому к началу нового цикла работы в блоке 35 будет вновь находиться четыре необходимых значения ошибок кодирования, Входы и выходы узла 21 используются следующим образом: вход а— включение узла 21 для проверки критерия сжатия второго этапа в канале;

1547011

16 вход б — установлено значение максимальной ошибки кодирования; вход а —сигнал, фиксирующий результат проверки условия (2) в канале; вход г— значение ошибки кодирования Г„„ д с выхода вычитателя 12 в .канале; вход д— сигнал записи ошибки кодирования в блок 35 с предыдущего канала; вход е — значение ошибки кодирования, записываемое в блок 35; вход ж — значение коэффициента Р в канале; вход з — значение коэффициента Р< в канале; вход и- — начальная установка узла 21; вход к - импульсы синхро- 15 низации; выход а — не выполнен крите": рий сжатия в канале;, выход б — выполнен критерий сжатия в канале; выход в - сигнал записи в блок 35 узла

21 последующего канала сжатия; вы- 2р хоц г — значение ошибки кодирования, формируемое в процессе работы узла 21.

Состояние устройства в проиэвольньй момент времени полностью опреде- 25 ляется состоянием триггеров 14 (фиг.l) в информационных каналах I и 2. Управление работой устройства деценгрализовано. Сигналы с выходов триггеров 14 инициируют проверку критерия сжатия во всех каналах 1 и 2 конвейера обработки, обеспечивают запись и продвижение данных (значений отсчетов А и соответствующих им эначеФ ний рангов К, ) в блоках 5 и 13 и в

35 блоке 4 памяти,с.", -.-,печивая сжатие и передачу данных на выход устройства.

Блок 4 памяти предназначен для хранения и сдвига двух последовательных значений отсчетов данных А„,и соответствующих им значений рангов R e

Блок 4 имеет два информационных входа соответственно для отсчета А, ранга R и вход управления записью. Два выхода блока 4 используются для двух 4 последовательных значений отсчетов и третий выход для ранга, Пример выполнения блока 4 памяти приведен на фиг,2. Блок 4 выполнен на регистрах 22 сдвига. Каждый регистр 22 предназначен для хранения и сдвига одного разряда параллельного многоразрядного цифрового кода. Число регистров 22 равно сумме числа разрядов, необходимых для представления отсчетов А „и рангов R, (для ранга достаточно трех разрядов). Одноименные разряды всех регистров 22 образуют числовую линейку, предназна- . ченную для хранения цифрового кода отсчета А и ранга R, Входная инЩ формация поступает на вход последовательной записи регистров 22, при записи очередного отсчета данных в регистры 22 информация в них сдвигается, а крайний правый разряд выталкивается иэ регистра 22 и теряется, Вход управления записью блока 4 предназначен для записи очередного отсчета А и ранга К в регистры 22 через их последовательные информационные входы, Бпок 5 первого информационного канала 1 предназначен для хранения и сдвига четырех последовательных значений отсчетов входных данных А,„ и соответствующих им . значений рангов

R,,Блок 5 позволяет изменить эначе ние ранга R отсчета А, находящего-. ся на вторых выходах блока 5, без изменения значений рангов остальных отсчетов А, Блок 5 имеет три информационных входа, на которые поступают соответственно значение отсчета входных данных Ащ, значение ранга К соответствующее отсчету А, и на третьем входе устанавливается значение ранга, которое предназначено для изменения ранга отсчета на вторых выходах блока 5, Блок 5 имеет два входа управления записью: вход а обеспечивает параллельную запись цифрового кода отсчета А и ранга R (установленных на первых в и вторых r информационных входах); вход б обеспечивает занесение значения ранга (установленное на третьих д информационных входах) в блок 5, соответствующее отсчету А, находящемуся на вторых выходах блока 5, значения рангов остальных отсчетов не изменяются, Блок 5 имеет пять выходов: выходы а — отсчет А„, ; выходы б — отсчет А„, ; выходы в - отсчет А ; выходи г — отсчет А,; выходы д — ранг

R . Отсчет А (входной) поступает с первых информационных входов устройства.

Пример выполнения блока 5 приведен на фиг.3. Блок 5 выполнен на регист= рах 23 сдвига. Построение блока 5 аналогично блоку 4 памяти (фиг.2).

Отличие заключается в следующем. В два раза повышена информационная емкость (четыре значения отсчетов А

1547011 и рангов R ). Введена дополнительная коммутация входов и выходов регистров ?3, предназначенных для хранения значений рангов, что позволяет изменять одно из значений рангов, оставляя без изменений остальные три, находящиеся в блоке 5.

Изменение ранга R> достигается следующим образом, Ксли входные отсчеты А,„ и ранги R записываются в регистры 23 через последовательные информационные входы, то занесение измененного значения ранга в регистры 23 выполняется через параллельные информационные входы. При этом выхо-. ды разрядов отдельных регистров 23 соединены со своими входами, что обеспечивает их неизменность при параллельной записи в эти регистры 23, 20

Второй управляющий вход блока 5 подключен к входу управления параллельной записью в регистры 23 (только к тем регистрам 23, что обеспечивают хранение значений рангов В ).

Дешифратор 16 1фиг.4) предназначен для формирования сигналов управления, отображающих результаты провер ки .критерия сжатия в канале 1. На управляющий вход дешифратора 16 посту- .30 пает сигнал разрешения работы с прямого выхода триггера 14, а на информационные входы поступает сигнал (с выхода вычитателя 13), отображающйй результат пррверки условия (1) в канале 1. Дешифратор 16 по сигналам на входах формирует сигналы на трех выходах: выход а — критерий сжатия в канале не выполняется; выход б— критерий сжатия в канале выполняется; 40 выход в — через время а, при наличии любого.из сигналов (выход 1 или выход 2) формируется сигнал на третьем выходе. Сигнал с третьего выхода дешифратора 16 предназначен для выпол- 45 нения записи ошибки кодирования с выходов .регистра 17 канала 1 в узел 21 второго информационного канала 2.

По потенциалу разрешения работы с управляющего входа дешифратора 16 формирователь 24 формирует импульс, который стробирует дешифратор 25, На информационных входах дешифратора 16 установлен сигнал, отображающий ре55 зультат проверки критерия сжатия в первом канале 1, На одном из двух выходов дешифратора 25 появляется один из сигналов (критерий сжатия

Разряд

Номер импульса

I 2, 3 4

Начало

1-й имгульс

2-й импульс

3-й импульс

4-й импульс

0 О 0 0

1 0 0 0

1 1 0 0

1 1 1 0

1 1 1 — 1

Как только установится сигнал на выходе четвертого разряда регистра

47, то он поступает на четвертый выход блока 38 в качестве сигнала выполнения критерия сжатия в канале.

Кроме того, этот сигнал через элемент ИЛИ 49 поступает на пятый выход блока 38 и через элемент ИЛИ 44 приводит блок 38 в исходное состояние ° (устанавливает в нулевое состояние триггер 43 и регистр 47), заканчивыполнен или не выполнен), который поступает на соответствующий выход дешифратора 16. Оба эти сигнала "поступают на элемент ИЛИ 26, выход которого подключен к элементу 27 задержки. Выход элемента 27 является третьим выходом дешифратора 16. Сигналы — выполнен критерий сжатия или не выполнен — являются взаимоисключающими. Всегда есть только один иэ этих сигналов.

Блок 18 (фиг .5) предназначен для хранения и сдвига трех отсчетов А и соответствующих им рангов R,,последовательно поступающих на информационные входы блока 18, Отличие блока 18 от блока 5 заключается в ин" формативной емкости.

Блок 19 сравнения (фиг.6) предназначен для сравнения трех величин и формирования сигнала, отображающего равенство этих трех величин.

Узел 21 коррекции предназначен для проверки критерия сжатия второго этапа в канале 2. Работой узла 21 управляет блок 38 (фиг,8). При поступлении сигнала на первый вход (выполнение очередного неравенства (3) в узле 21 коррекции) блока 38 управления содержимое регистра 47 будет сдвинуто вправо на одну позицию, Состояние разрядов регистра 47 после каждой из четырех операций сдвига (что соответствует выполнению критерия сжатия) приведено в таблице.

1547011

20 вая текущий цикл работы узла 21 коррекции (фиг.7).

Блок 35 буферной памяти (фиг.9) предназначен для хранения и сдвига

5 четырех значений ошибок кодирования.

Сигнал с первого входа управления обеспечивает запись данных в регистры 51 через информационный последова" тельный вход. Сигнал на втором входе д управления обеспечивает выбор одного из направлений приема. данных, т.е, является адресным сигналом для мульти= плексора 50. Сигналом с третьего вхо" да управления регистры 51 блока 35 приводятся в нулевое состояние. Выходные данные блока 35 снимаются с вы = ходов четвертых разрядов регистров 51.

Блок 41 буферной памяти (фиг.1О) предназначен для выбора максимального 2,1 значения ошибки кодирования из посту-. пающих на его входы пяти значений, Сигналом с третьего входа управления в регистр 55 заносится начальное значение ошибки кодирования с одного д из информационных входов блока 41, Выбор информационного входа определяется сигналом на первом входе управления блока 41, Сигнал с четвертого входа управления приводит регистр 55 в нулевое состояние. Элемент 53 сравнения постоянно сравнивает выходное и входное эначенля регистра 55 и,. если есть сигнал на.втором входе уп-равления, то в зависимости от сигнала на выходе элемента 53 сравнения может быть выполнен запись данных в регистр 55, В предложенном устройстве используется более совершенный метод оцен=

4О ки кодирования по сравнению с известным устройством, что пока" àíî на фиг.11, где приведен пример оценки ошибки кодирования с использованием специальной весовой функции и ку45 сочно-линейной аппроь:симации.

Вычисление ошибки кодирования с.„„ с I и Е выполняется относительно отсчета А . Коэффициенты 0 и М равны соответственно: еС =A „6; A =-0, l .

Значения ошибок Я и Я вычисляют- " ся по формулам: о А +А6

Я = — À;

Е,„=(о, (Ац+А )+Ы1 (a +A )l-А, у

Имеем „„ 1,9; Q „„=0,2.

Следовательно, сшибка кодирования, вычисленная с помощью специальной весовой функции С, примерно в десять раз меньше ошибки кодирования, полученной с помощью кусочно-линейной аппроксимации, что обеспечивает повышенный коэффициент сжа.тия, т.е. увеличивает информативность устройства, Для постоянного сигнала на входе устройство имеет максимальный коэффициент сжатия, равный

К=2

И где К вЂ” коэффициент сжатия;

И вЂ” число каналов сжатия, включенных в устройство, Для сигналов, величина которых изменяется во времени, коэффициент сжатия будет меньше максимального.

Ф о р м у л а и э обретения

1. Устройство для сжатия информации, содержащее блок буферной памяти и в каждом информационном канале блок памяти, первые выходы которого соединены с одноименными первыми входами первого вычитателя, второй вычитатель, триггер, сумматор, в первом информационном канале инверсный выход триггера соединен с первым входом элемента ИЛИ, в каждом информационном канале, кроме первого, инверсный и прямой выходы триггера соединены с первыми входами соответственно гервого элемента ИЛИ и узла коррекции, вторые выходы блока памяти соединены с одноименными первыми входами блока сравнения, выход которого и выход второго вычитателя соединены соответственно с первым и вторым входами второго элемента ИЛИ, первые входы второго вычитателя первого информационного канала обьединены с одноименными вторыми входами узлов коррекции всех информационных каналов, кроме первого, и являются первыми установочкыми входами устройства, первые информационные входы блоков памяти каждого последующего информационного канала подключены к одноименным первым входам блоков памяти каждого предыдущего информационного канала, первые и вторые информационные входы блока памяти. первого информационного канала соответственно являются информационными входами устройства и подключены к шине нуленого потенциала, первые информационные входы блока буферной памяти подключены к одноименным первым выхос —

21

22

15470ll дам блока памяти последнего информационного канала, выход элемента ИЛИ первого информационного канала соединен со счетным входом триггера и пер5 вым управляющим входом блока памяти второго информационного канала, выход первого элемента ИЛИ каждого предыдущего информационного канала, кроме первого и последнего, соединен со счетным. входом триггера и первым управляющим входом блока памяти каждого последующего информационного канала, выход элемента ИЛИ последнего информационного канала соединен с f5 управляюц1им входом блока буферной памяти, первые выходы которого являются первыми выходами устройства, вторые входы блоков сравнения всех информационных каналов, кроме первого, 2О являются вторыми установочными входами устройства, о т л и ч а ю ц1 е ес я тем, что, с целью повышения информативности устройства, в него введены блок синхронизации, в первом 25 информационном канале дешифратор, регистр и в каждом информационном канале блок аппроксимации, выполненный на сумматорах и перемножителях, выходы первого и второго сумматоров соединены с одноименными первыми входами соответственно первого и второго перемножителей, выходы первого и второго перемножителей блока аппроксимации соединены соответственно с одноименными первыми и вторыми вхо35 дами сумматора, выходы которого соединены с одноименными вторыми входами первого вычитателя, счетный вход триггера и первый управляюц1ий вход блока памяти первого информационного канала объединены и являются управляющим входом устройства, в первом информационном канале вторые и третьи выходы блока памяти соединены с одноимен- 45 ными первыми входами соответственно первого и второго сумматоров блока аппроксимации, выходы первого вычитателя соединены с одноименными информационными входами регистра и вторыми входами второго вычитателя, выходы которого и прямой выход триггера соединены соответственно с одноименными информационными и управляющим входами дешифратора, первый вы55 ход которого соединен с первым управляющим входом регистра и вторым входом элемента ИЛИ, второй выход соединен с вторыми управляющими входами регистра и блока памяти, одноименные первые входы вторых вычитателей всех информационных каналов, кроме первого, объединены соответственно и подключены к одноименным первым установочным входам устройства, в каждом информационном канале, кроме первого, выход второго элемента ИЛИ соединен с третьим входом узла коррекции, выходы первого вычитателя соединены с одноименными вторыми входами второго вычитателя и четвертыми входами узла коррекции, первый и второй выходы которого соединены соответственно с вторым входом первого элемента ИЛИ и вторым управляющим входом блока памяти, четвертые и пятые выходы блока памяти первого инФормационного канала соединены соответственно с одноименными первыми входами второго сумматора блока аппроксимации и с одноименными вторыми информационными входами блока памяти второго информационного канала, третьи выходы блока памяти каждого информационного канала, кроме первого и последнего, соединены с одноименными вторыми входами первого сумматора блока аппроксимации каждого предыдущего информационного канала и одноименными первыми входами второго сумматора блока аппроксимации каждого последующего информационного канала, четвертые выходы блока памяти каждого информационного канала, кроме первого и последнего, соединены с одноименными первыми входами первого сумматора блока аппроксимации своего информационного канала и вторыми входами второго сумматора блока аппроксимации каждого предыдущего информационного канала, пятые выходы блока памяти каждого предыдущего канала, кроме первого и последнего, соединены с одноименными третьими входами блока сравнения своего информационного канала и вторыми информационными входами каждого последующего информационного канала, третьи информационные. входы блоков памяти информационных каналов являются третьими установочными входами устройства, третьи выходы блока памяти последнего информационного канала соединены с одноименными вторыми входами первого сумматора блока аппрокси мации предпоследнего информационного канала, четвертые выходы блока па1547011

24 мяти последнего информационного канала соединены с одноименными первыми входами первого сумматора блока аппроксимации последнего информационного канала и вторыми входами второго сумматора блока аппроксимации предпоследнего информационного канала, пятые выходы блока памяти последнего информационного канала соединены с одноименными третьими входами блока сравнения последнего информационного канала и вторыми информационнымн входами блока буферной памяти, вторые выходы которого соединены с одно- 15 именными вторыми входами первого сумматора блока аппроксимации последнего информационного"канала, третьи выходы блока буферной памяти соединены с одноименными вторыми входами 2О второго сумматора бпока аппроксимации последнего информационного канала и являются вторыми выходами устроиства, третий выход дешифратора и выходы регистра первого информационного 25 канала соединены соответственно с пятым входом и одноименными шестыми входами узла коррекции второго информационного канала, третий и четвертые выходы узла коррекции куцого .gQ предыдущего информационного канала, кроме первого, соединены соответст-! венно с пятым входом . одноименными ! шестыми вхоцами узла коррекции каж"дого последующего информационного канала седьмь е В :сьмые входы узлов коррекции всех информационных каналов, кроме первого, являются соответственно четвертыми и пятыми установочными входами устроиства, первый вы40 ход блока синхронизации соединен с девятыми входами узлов коррекции всех информационных каналов, кроме первого, и входами "Сброс" триггеров информационных каналов, второй выход блока синхрониэаци. соединен с деся- тыми входами узлов коррекции всех информационных каналов, кроме первого, одноименные вторые входы первых перемножителей блоков аппроксимации информационных каналов объединены соответственно и являются: шестыми установочными входами устройства, одноименные вторые входы вторых перемножителей блоков аппроксимации информационных каналов объединены соответ55 ственно и являются седьмыми установочными входами устройства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что узел коррекции содержит перемножители, блоки памяти, элемент ИЛИ, коммутатор, блок управления, сумматор, элемент сравнения и дешифратор, выходы первого и второго перемножителей соединены соответственно с одноименными первыми и вторыми информационными входами коммутатора, выходы которого соединены е одноименными первыми входами сумматора, выходы которого соединены с одноименными первыми информационными входами первого, второго блоков памяти и первыми входами элемента сравнения, выход которого соединен с первым входом дешифратора, первый выход дешифратора соединен с первыми входами блока управления и элемента ИЛИ, выход которого соединен с первым управляющим входом первого блока памяти, выходы которого соединены с одноименными вторыми входами сумматора, первый выход блока управления соединен с вторым управляющим входом первого блока памяти и с первым управляющим входом второго блока памяти, второй выход блока управления соединен с управляющим входом коммутатора, третий выход соединен с вторым входом дешифратора и вторым управляющим входом второго блока, памяти, второй вход блока управления объединен с третьим управляющим входом второго блока памяти и является первым входом узла коррекции вторые входы элемента сравнения и третий вход дешифратора являются соответственно вторыми и третьим входами узла коррекции, вторые информационные входы второго блока памяти объединены соответственно с одноименными первыми входами первого и второго перемножи" телей и являются четвертыми входами узла коррекции, второй вход элемента

ИЛИ, вторые информационные входы первого блока памяти, вторые входы первого, второго перемножителей, третий и четвертый входы блока управления являются соответственно пятым, шестыми, седьмыми, восьмыми, девятыми и десятыми-входами узла коррекции, второй выход дешифратора соединен с третьим управляющим входом первого блока памяти, четвертым управляющим входом второго блока памяти, пятым входом блока управления и является первым выходом узла коррекции, чет26

1547011

Фиг. 2 вертый, пятый выходы блока управления и выходы второго блока памяти являются соответственно вторым, третьим и четвертыми выходами узла коррекции.

3, Устройство по п. 2,.о т л и — . ч а ю щ е е.с я тем, что блок управления содержит элемент задержки, триггер, элементы ИЛИ, элемент И, элемент 1О постоянной памяти, регистр и элемент

ИСКЛЮЧАИЩЕЕ ИЛИ, выход элемента за- . держки соединен с входом установки в "1" триггера, выход первого элемента ИЛИ соединен с входами установки 15 в "О" триггера и регистра, выход элемента постоянной памяти соединен с информационным входом регистра, первые выходы которого соединены с одноименными входами элемента ИСКЛЮЧА1ОЩЕЕ ИЛИ, управляющий вход регистра, вход элемента задержки, первый вход первого элемента ИЛИ, первйй вход элемента И и первый вход второго элемента ИЛИ являются соответственно первым-пятым входами блока управления, выход триггера соединен с вторым входом элемента И и является первым выходом блока управления, выходы элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ и элемента И являются соответственно вторым и тре" тьим выходами блока управления, второй выход регистра соединен с вторым входом второго элемента ИЛИ и является четвертым выходом блока управления, выход второго элемента ИЛИ соединен с вторым входом первого элемента ИЛИ и является пятым выходом блока управления.

1547011

1547011 два. Я

Вы/. 4

Юю 1

ык.2

Фиг,Е

1547011

Ж и

К а

Фиг, S

15470ll

I54701I

Составитель М, Никуленков

Редактор Е. Копча Техред М.Дидык Корректор Т. Палий

Заказ 82, Тираж 440 Подписное

9НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

° ь

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101