Устройство для контроля перепрограммируемых блоков постоянной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для контроля при производстве перепрограммируемых постоянных запоминающих устройств. Цель изобретения - повышение быстродействия устройства и расширение его функциональных возможностей за счет выявления взаимосвязанных элементов памяти и дефектов адресных дешифраторов, обеспечения возможности классификации по емкости запоминающей матрицы, т.е. выявления блоков памяти с ограниченной годностью. Устройство содержит счетчики адресов и разрядов, блоки эталонной памяти, блок формирователей считанных сигналов, блок обнаружения и анализа ошибок, элемент И и группу элементов И, блок индикации, блок управления, генератор импульсов, блок управления тестовыми последовательностями, дешифратор, формирователь сигналов обращения. Устройство подключается к блоку контролируемой памяти. 4 ил.

СООЗ ССВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 5.С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ ХОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

0 (21) 4378623/24-24 (22) 15.02.88 (46) 28.02.90. Бюл. М- 8 (72) Г,С. Скосырский и 10.Ф. Мухопад (53) 681.327 (088.8) (5Ь) Электронная промьппленность, 1977, У 2, с. 20-24 °

Микросхемы интегральные. Запоминающие устройства. Методы измерения электрических параметров. ОСТ

11.341.901.80, с. 49-55. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕПРОГРАММИРУЕМЫХ БЛОКОВ ПОСТОЯННОЙ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля при производстве перепрограммируемых постоян-. ных запоминающих устройств. Цель

Изобретение относится к вычисли, тельной технике и мо ет быть использовано для контроля при производстве перепрограммируемых постоянных запоминающих устройств.

Цель изобретения — повьппение быст» родействия и распярение функциональных возможностей ус ройства эа счет выявления блоков памяти с ограниченной годностью, дефектов адресных дешифраторов, взаимного влияния элементов памяти.

На фиг.1 и фиг.2 изображена структурная схема предлагаемого устрой- ства; на фиг.3 — структурная схема . блока управления; на фиг ° 4 — структурная схема блока управления тестовыми последовательностями.

„SU„„15470 4 А1

2 изобретения — повьппение быстродействия устройства и расширение его функциональных возможностей за счет выявления взаимосвязанных элементов памяти и дефектов адресных дешифраторов, обеспечения воэможности классификации по емкости запоминающей матрицы, т.е. выявления блоков памяти с ограниченной годностью. Устройство содержит счетчики адресов и разрядов, блоки эталонной памяти, блок формирователей считанных сигналов, блок обнаружения и анализа ошибок, элемент И и группу элементов И, блок индикации, блок управления, генератор импульсов, блок управления тестовыми последо- р вательностями, дешифратор, формировае тель сигналов обращения. Устройство подключается к блоку контролируемой памяти. 4 ил.

Устройство содержит счетчик адресов, группу элементов И 2, блок

3 эталонной памяти, первый 4 и второй

5 дополнительные блоки эталонной памяти.

Устройство подключают к контролируемому перепрограммируемому блоку

6 постоянной памяти.

Устройство также содержит блок 7 формирователей считанных сигналов, блок 8 обнаружения и анализа ошибок, элемент И 9, третий дополнительный блок 10 эталонной памяти, счетчик 11 разрядов, блок 12 индикации, блок

13 управления с входящим в него генератороф 14 импульсов, блок 15 управления тестовыми последовательнос1547034 тямп, дешифратор. 16, формирователь

17 сигналов обращения.

Блок 13 имеет вход 18 пуска.

На фиг.1 также обозначены вход

"Количество записей" 19, вход "Количество разрядных комбинаций" 20, вход "Количество адресных комбинаций"

21, вход "Количество адресных сигналов" 22, адресные выходы 23 и индикаторные выходы 24 и 25 устройства.

Блок 13 управления содержит шифратор .26, регистр 27, блок 28 элемен гов И, регистр 29, дешифратор 30 две

1 омбинационные схемы 31 и 32, элемен-15 ты ИЕ 33 и 34, элементы И 35 и 36, элемент НЕ 37, элемент ИЛИ 38, триг,гер 39, генератор 40 импульсов, триг гер 41 и элементы НЕ 42 и 43.

Блок 15 управления тестовыми последовательностями содержит пульт 44 управления, регистры 45,-45, счетчики 46,-46, триггеры 47,-47, счетчик 48 и дешифраторы 49 и 50.

Устройство работает следующим образом.

По сигналу "Пуск" блок 13 запуска,ет счетчик 1, при этом элементы И 2 ,разрешают все адресные комбинации в

1 количестве, установленном блоком 15

|в точном соответствии с количеством

lappee buc входов блока 6. Блок 3 раз решен для считывания, а блоки 4,5 и

10 не выбраны. На нулевой адресной комбинации элемент И 9 проверяет на личие нулей на любом из восьми выхо,дов блока 3 и, если нуль есть, то через блок 13 и блок 17 формирует сиг.нал записи на блок 6. Через блок 7 происходит запись выходной информации

40 из блока 3 в блок 6 по нулевому адресу. Если нуля нет, то через блок

13 выдается команда на перевод счетчика 1 в следующее состояние. Таким образом, диагональная комбинация переписывается из блока 3 в блок 6.

После этого блок 6 командой от блока

13 переводится в режим считывания.

Счетчик 1 переводится в нулевое состояние, запускается и в режиме считывания выходная информация из блоков

3 и 6 сравнивается в блоке 8 до первого несовпадения. В этом случае блок 8 дает команду в блок 13 на повторный цикл записи. Чередование циклов записи и считывания происходит либо до положительного результата совпадения выходной информации блоков 3 и 6, либо до установленного в блоке 15 предельного количества записей. В первом случае блок 13 дает команду на переход к другому блоку 4, во втором случае блок 13 через блок 15 и элементы И 2 запрещает один из адресных входов блока 3 и повторяет цикл контрольного считшвания, при котором сравниваются только половины запоминающих матриц блоков 3 и 6, При положительном результате блок

13 осуществляет переход к блоку 4, при отрицательном -. запрещает следующий адресный вход блока 3 и повторяет контрольное считывание. Перебор адресных комбинаций происходит до числа, установленного в блоке 15, соответствующего количеству адресных входов блока 3, Если число этих комбинаций исчерпано, то блок 13 запускает счетчик 11 и блок 10. Разрядные комбинации записаны в блоке 10 в приоритетном порядке в количестве, определяемом числом сочетаний минимально допустимого количества годных. разрядов из общего количества. Порядок контрольного считывания не отличается от вышеописанного и переход к следующему эталону происходит по первому положительному результату.

Если все разрядные комбинации дали отрицательный результат, то блок 6 забраковывается.

Запись информации с эталона шахматного кода блока 4 в блок 6 и контрольное считывание происходит в порядке, описанном выше с тем отличием, что если на диагональной комбинации определены либо адресные, либо разрядные комбинации, то при тестирова-. нии шахматным кодом они йе допускаются, т.е. блок 6 может иметь только не менее 1/2 годной емкости запоминающей матрицы.

При отрицательном результате тестирования шахматным кодом блок 6 забраковывается, при положительномосуществляется переход к блоку 5.

Тестирование комбинацией "поля нулей" не отличается от шахматной комбинации.

Результат тестирования индициру--. ется блоком 12 индикации, который также имеет выход 24 для возможной машинной обработки, такие же выходы

25 и 23 предусмотрены для номера разрядной и адресной комбинаций соответственно

7034

5 154

Выявление неисправностей дешифра-. торов адреса и типа взаимосвязанных ячеек при однократной записи достигаются формированием совокупности тестовых последовательностей в виде теста для определения области записи диагональных комбинаций, шахматного кода и обратного шахматного кода.

Задача классификации по емкости запоминающей матрицы реализуется формированием тестовой последовательности, определяющей годную для записи часть запоминающей матрицы.

Совокупность и последовательность формирования тестов в предлагаемом устройстве следующая: определение области записи — запись диагональных комбинаций - считывание диагональных комбинаций — дозапись шахматного кода — считывание шахматного кода — дозапись инверсного шахматного кода — считывания поля нулей.

В заключение перечислим режимы предлагаемого устройства:

a) режим записи в блок 6 информа. ции из блоков 3,4 и 5, b) режим считывания из блока 6 записанной информации и сравнение ее с информацией, считываемой из блоков 3,4 и 5, в) режим классификации по адресным комби. нациям в сочетании с режимом с, f; ь) режим классификации но разрядным комбинациям с режимом Ю

Формула изобретения

Устройство для контроля перепрограммируемых блоков постоянной памяти, содержащее блок эталонной памяти, блок формирователей считанных сигналов, формирователь сигналов обращения, блок обнаружения и анализа ошибок, блок управления, счетчик адресов, причем выход блока управления подключен к управляющим входам счет- чика адресов, формирователя сигналов обращения, блока эталонной памяти и является выходом устройства для подключения. входа разрешения записи-считывания контролируемого блока, первый выход формирователя сигналов обращения является выходом устройства для подключения входа выборки контролируемого блока, выхода блока формирователей считанных сигналов являются выходами устройства для подключения информационных входов контролируемого блока памяти, информационные входы первой группы блока обнаружения и анализа ошибок являются входами устройства для подключения информа5 ционных выходов контролируемого блока памяти, вход пуска блока управления является одноименным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения устройства за счет выявления блоков памяти с ограниченной годностью, дефектов адресных дешифраторов, взаимного влияния элементов памяти, в него введены счетчик разрядов, дополнительные блоки эталонной памяти, группа элементов И, элемент И, дешифратор и блок управления тестовыми последовательностями

20 первая.и вторая группы выходов которого соединены соответственно с входами дешифратора и группой установочных входов блока управления,входы "Количество записей", "Количество

25 разрядных комбинаций", "Количество адресных комбинаций", "Количество адресных сигналов" блока управления тестовыми последовательностями являются одноименными входами. устройства, выходы дешифратора подключены к первым входам элементов И группы, вторые входы которых соединены с выходами разрядов счетчика адресов, адресные входы блока эталоннои памяти, первого и второго дополнительных блоков эталонной памяти объединены поразрядно, подключены к соответствующим выходам элементов И.группы и являются выходами устройства для подключения ад40 ресных входов контролируемого блока памяти, выходы блока эталонной памяти, первого и второго дополнительгых блоков эталонной памяти объединены поразрядно и подключены к соответ45 ствующим информационным входам блока формирователей считанных сигналов, второй группе информационных входов блока обнаружения и анализа ошибок и входам элемента И, выходы счетчи5О ка разрядов подключены к адресным входам третьего дополнительного блока эталонной памяти и являются индикаторными выходами устройства, выходы третьего дополнительного блока эта55 . лонной памяти подключены к третьей группе информационных входов блока обнаружения и анализа ошибок, выход которого соединен с первым установоч-.

Ф ным входом блока управления, второй й

1547034 третий установочные входы которого подключены соответственно к второму выкоду формирователя сигналов обращения и выходу .элемента И, управляющие входы первого, второго и третьего блоков дополнительной памяти, блока управления тестовыми последовательностями и счетчика разрядов подключены к выходу блока управления, выходы блока формирователей считанных .сигналов подключены к первой группе информационных входов блока обнаружения и анализа ошибок.!

547034

1547034

22 к 75

0r 13

0rrr 73

Составитель В. Рудаков

Редактор А. Ревин Техред И,Ходанич Корректор И. Кучерявая

Тираж 482

Подписное

Заказ 83

ВНИИПИ Государственного комитета по изобретениям и открьггияи при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101