Устройство для коррекции ошибок

 

Изобретение относится к вычислительной технике, а именно к устройствам коррекции ошибок в запоминающих устройствах (ЗУ) с последовательным доступом. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения кодирования информации при ее записи в ЗУ. Устройство для коррекции ошибок содержит блок 1 обнаружения ошибок, блок 2 памяти, блок 3 обращения, адресный блок 4, счетчик 5, блок 6 коррекции, блок 7 сравнения, шинный формирователь 8, первый 9, второй 10, третий 11 коммутаторы, первый 12 и второй 13 сдвиговые регистры. В устройстве совмещены функции кодирования и декодирования. 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕаЪЬЛИН

„„SU„„154167

Al (У1) 5 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTGPCHQMV СВМДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

Я) ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21} 4353518/24-24 (22) 30 ° 12.87 (Ч6) 07.02.90.Бюл. 1." э (71) Носковский энергетический институт (72) И.Н. Андреева и Г.A. Бородин (3) 681.327(088.8) (q*6) патент CGA Г 4216521, кл ° 365/15, опублик. 1980, Авторское свидетельство СССР

1372366, кл, С 11 С 29/00, 1986. (54) УСТРОЙСТВО ДЛЙ 10РРЕКЦИИ ОЙИБОК (g7) Изобретение относится к вычислительной технике, а именно к устройствам коррекции ошибок в запоминающих

2 устройствах (ЗУ) . с последовательным доступом. Цель изобретения - расшире ние функ ци онал ь ных воз мож нос т ей устройства за счет обеспечения кодирования информации при ее записи в ЗУ.

Устройство для коррекции ошибок содержит блок 1 обнаружения ошибок, блок 2 памяти, блок 3 обращения, ад-ресный блок 4, счетчик 5, блок 6 коррекции, блок 7 сравнения, шинный формирователь 8 первыи 9> аторои 10 третий 11 коммутаторы, первый 12 и второй 13 сдвиговые регистры. В устройстве совмещены Функции кодирования и декодирования. ил.

1541677

Изобретение относится к вычислительной технике, а именно к устройствам коррекции ошибок в запоминающем устройстве с последовательным досту" пом.

Целью изобретения является расширение Функциональных возможностей устройства за счет обеспечения кодирования информации. 10

На фиг. l представлена структурная схема устройства; на фиг. 2 структурная схема, адресного блока; на фиг. 3 — структурная схема блока обращения; на Фиг. 4 - структурная схема блока обнаружения ошибок; на фиг. 5 - структурная схема блока сравнения.

Устройство для коррекции ошибок содержит блок 1 обнаружения ошибок, 20 блок 2 памяти, блок " обращения, ад-,. ресный блок 4, счетчик 5, блок 6 коррекции, блок 7 сравнения, шинный формирователь 8, первый 9, второй 1О и третий 11 коммутаторы, первый 12 и 25 второй 13 сдвиговые регистры, входы

14-20, выходы 21 и 22, информационные входы/выходы 23 устройства„

Адресный блок 4 (Фиг. 2) содержит счетчик 24, коммутатор 25, элемент

И 26.

Блок 3 обращения (Фиг. 3) содержит

Ьлементы И 27 и 28, коммутатор 29, Элемент ИЛИ-НЕ 30, элементы НЕ 3l и 2, элемент ИЛИ 33, элемент 34 задержКи, формирователь 35 импульсов обращения к блоку 2 памяти, который неОбходимо включить на выход коммутатора 29 для приема нестандартного сигнала по входу 17.

Блок 1 обнаружения ошибок (фиг. 4) содержит триггеры 36 — 49, сумматоры

:.>О - 54 по модулю два, элемент НЕ 55, элемент И-ИЛИ 56, счетчик 57, триггер 58, элемент И 59, элемент ИЛИ 60 4 и умножитель 61. Блок реализует процедуры кодирования и декодирования на основе кода Файра, задаваемого полиномом

Р(х) =(х +1) (х +х +1) .

Длина кода п=279 разрядов, количество проверочных разрядов 14. Код позволяет корректировать пакеты ошибок разрядностью «< q. 1.оличество триггеров г 55

36 - 49 соответствует наибольшей степени х в полиноме Р(х). Сумматоры 5054 располагаются за триггерами, соответствующими ненулевым степеням х в полиноме Р(х).

Блок 7 сравнения (Фиг. 5) содержит два блока 62 и 63 сравнения и сумматор 64.

Устройство работает следующим образом.

Перед началом операций кодирования и декодирования производится сброс блоков 1, 4 и 5 по входу 16 устройства.

Операция кодирования информации включает в себя два этапа.

Первый этап. Прием в блок 2 памяти. На вход 19 подается управляющий сигнал, позволяющий информации по входам/выходам 23 через шинный Формирователь 8 и коммутатор 1О поступать на информационные входы блока 2 памяти.

На вход 18 подают сигнал управления записью в блок 2 памяти. Затем, последовательно подавал коды адресов по входам 20 и синхронно с ними чисел по входам 23, а также сигнал обращения по входу 17, записывают блок информации в блок 2 памяти.

Второй этап. 1:одирование информации в блоке 1. На входе l8 устанавливают сигнал управления считыванием из блока 2 памяти . Блок 1 и коммутатор сигналом к входу 19 открыты для поступления информации с регистра 13 .

Предполагают, что блок 2 памяти хранит байтовые слова „ На вход 17 подают сигнал, позволяющий информацию, записанную по первому адресу в блоке 2 памяти, переписать а паралпельном коде в сдвиговый регистр 13. Затем подают синхросигналы на вход 15 устройства, и информация из регистра 13 через ком" мутатор 11 сдвигается и поступает в блок 1, откуда через элемент ИЛИ 60 она передается на внешний накопитель (на фиг. 1 и 4 не показан) . При этом, после окончания каждого очередного восьмого импульса, поступающего по входу 15, в блоке 4 происходит изменение адреса, что позволяет обратиться к блоку 2 памяти по следующему адресу, а в блоке 3 обращения вырабаты,вается сигнал обращения к блоку 2 па-, мяти, что позволяет считать очередное байтовое слово и записать его в регистр 13 . Так последовательно производится считывание всего блока информации из блока 2 памяти и прохождение его через регистр- с обратной связью, образованный триггерами 36-49

1г41677

5 и сумматорами 50- 4 по модулю два.

После приема всей информации триггеры 36-49 содержат контрольные разряды кода, которые через элементы И >9 и

ИЛИ 60 поступают на внешний накопи-, тель.

Операция декодирования также включает два этапа.

Первый этап ° Прием информации от внешнего накопителя в блок 2 памяти, обнаружение ошибок. На вход 19 подается управляющий сигнал, открывающий коммутатор 10 на передачу информации 15 в блок 2 памяти иэ регистра 12, шинный формирователь 8 - на передачу информации из блока 2 памяти через блок б коррекции на выходы 23, коммутатор

11 — на передачу информации с входа 20

14 на вход блока 1, блок 1 — на декодирование информации. На вход 18 подают сигнал управления записью в блок

2 памяти. На вход 14 от внешнего накопителя в последовательном коде пода 25 ют информацию, сопровождаемую синхросигналами по входу 15. После каждого восьмого импульса, поступающего по входу 19, производится выработка сигнала обращения к блоку 2 памяти бло- 30 ком 3 обращения, и информация из сдвигового регистра 12 через коммутатор

10 в параллельном коде записывается в блок 2 памяти. Затем в адресном блоке 4 производится изменение адреса на следующий и так повторяется до тех

- пор, пока весь блок информации не byдет принят в блок 2. Одновременно информация по входу 14 через коммутатор

11 поступает в.блок 1 обнаружения оши-40 бок. После того, как будут приняты

- все 279 разрядов, на выходе умножителя 61 формируется следующая информация. Если при передаче информации ошибки не произошло, на выходах всех триггеров 36-49 — нули, на всех выходах умножителя 61 — нули.

Если в принятой от внешнего нако1 пителя информации содержится ошибка, после "-79 тактов не все триггеры 50

36 - 49 содержат нули. На выходах умножителя 61 имеют: первые семь разрядов определяют адреса ошибочных байтов, причем шесть из них представляют собой адрес перво- 55 го ошибочного байта, а седьмой принимает решение "0" или "1" в зависимости от того, расположен ли пакет ошибок в одном или двух байтах; следующие 16 разрядов представляют собой чередование "0" и "1" в соответствии с тем, как искажена инфопмация; последний разряд является индикатором и содержит "1" или "0" в зависимости от того, корректируемая или некорректируемая ошибка имеет место, Например, если на выходе умножителя

61 имеют 000101100000111110000001, это означает, что первым ошибочным байтом является 5-й байт; "1" в седьмом разряде означает, что ошибка

"захватывает" и б-й байт; пакет ошибки разрядностью пять бит исказил три последних разряда 5-го байта и два первых 6-го байта; ошибка корректируемая.

Второй этап. Коррекция ошибок. Этот этап начинается подачей по входу 18 сигнала управления считыванием из блока 2 памяти . Наличие сигналов обращения от блока 3 и адресной информации на входах 20 обеспечивает выборку данных из блока 2 памяти, поступающих на блок б коррекции.

В каждом такте адрес очередного байта поступает на блок 7 сравнения.

Он состоит из двух блоков 62 и 63. На входы первой группы каждого из них поступает текущий адрес по входам 20, на входы второй группы — соответственно адреса первого и второго ошибочных байтов, причем адрес второго ошибочного байта формируется путем сложения адреса первого ошибочного байта с содержимым седьмого разряда в сумматоре 64.

Сигналы с блоков 62 и 63 поступают на коммутатор 9. Другие входы коммутатора 9 соединены с выходами блока 1 обнаружения ошибок (16-be информационными разрядами .

До тех пор, пока адрес считываемого байта не совпадает с номерами оши" бочных байтов, информация от блока 2 памяти без изменения передается через шинный Формирователь О на входы/выходы 23. При сравнении адреса очередного байта с номером первого ошибочного байта через коммутатор 9 на блок б коррекции передаются первые восемь разрядов, U результате искаженный байт из блока 2 складывается по модулю два с байтом от коммутатора 9, в котором три последних разряда являются дополнением к искаженным. На выходе блока 6 имеют скорректированную информацию. При поступлении адреса

1541677 следуюцего байта срабатывает блок 63 и на выходы коммутатора 9 передаются следуащие восемь разрядов от блока

1, которые складываются с вторым искаженным байтом из блока 2. Все последуюцие байты из блока 2 памяти передаются без изменений, Формула изобретения

Устройство для коррекции ошибок, содержацее адресный блок, блок обра щения, первый сдвиговый регистр, блок обнаружения ошибок, блок памяти, блок коррекции, блок сравнения, первый коммутатор и счетчик, счетный вход которого и входы синхронизации адрес ного блока, первого сдвигового регистра, блоха обрацения и блока обнаружения ошибок объединены и являются 2О входом синхронизации устройства, входы сброса счетчика, адресного блока и блока обнаружения ошибок объединены и являются одноименным входом устройства, вход запуска блока обращения является одноименным входом устройства, входы записи-чтения блока памяти, адресного блока и блока обращения объединены и являются одноименным входом устройства, выход блока обра- 30 щения соединен с входом выборки бло,ка памяти, адресный вход которого под ключен к выходу адресного блока, пер вый информационный вход адресного ! блока и информационный вход блока об,рацения подключены к выходу счетчика, второй информационный вход адресного блока и первый вход блока сравнения объединены и являются адресным входом устройства, выходы блока памяти 4р и первого коммутатора соединены соответственно с первым и вторым входами блока коррекции, выход которого является первым информационным выходом устройства, первый информационный яход первого коммутатора подключен к

4 выходу блока сравнения, информационный вход первого сдвигового регистра является первым информационным входом устройства, о т л и ч а ю щ е ес я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения кодирования информации, в него введены второй и третий коммутаторы и второй сдвиговый регистр, причем информационный вход блока памяти соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходом первого сдвигового регистра, второй информационный вход второго коммутатора является вторым информационным входом устройства, информационный вход второго сдвигового регистра соединен с выходом блока памяти, выхоД второго сдвигового регистра соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с первым информационным входом устройства, управляющие входы блока обнаружения ошибок, второго и третьего коммутаторов и блока обрацения объединены и являются входом задания режима устройства, выход третьего коммутатора соединен с информационным входом блока обнаружения ошибок, первый, второй и третий выходы блока обнаружения ошибок подключены соответственно к второму входу блока сравнения, второму информационному и управляющему входам первого коммутатора, третий и четвертый выходы блока обнаружения ошибок являются соответственно выходом "Ошибка" и вторым информационным выходом устройства„ управляющий и синхронизирующий входы второго сдвигового регистра соединены соответственно с выходом блока обращения и входом синхронизации устройства,. управляющий вход блока обращения соединен с входом сброса устройства.

1541677

1Е 1У

16 18 15 х& ГО

Редактор А. шандор

Заказ 285 Тираж 483 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,101

e r(Составитель В. Рудаков

Техред Л.Сердюкова Корректор И. Самборская