Устройство для сжатия информации

 

Изобретение относится к автоматике и вычислительной технике и предназначено для анализа сигналов в реальном масштабе времени, согласования полосы сигнала с полосой пропускания анализирующей и измерительной аппаратур. Цель изобретения - повышение надежности устройства и расширение области его применения за счет возможности использования входных сигналов широкого диапазона по частоте. Устройство содержит преобразователь 1 аналог - код, преобразователь 3 код - аналог, блок 2 памяти, формирователь 4 адреса, формирователь 6 управляющего сигнала, ключи 5, 7, синхронизатор 8, управляемый двоичный делитель 9 частоты сигнала, управляемый десятичный делитель 10 частоты сигнала, счетчик 11 количества выборок, счетчик 12 номера двоичного диапазона, счетчик 13 номера десятичного диапазона. 3 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5 ) G 08 С 15/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОм,Ф СВЙДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4446293/24-24 (22) 24.05.88 (46) 15.03.90. Бюл. Р 10 (72) В.И.Матвиив и Е.И.Невчук (53) 621.398(088.8) (56) Авторское свидетельство СССР

У 972544, кл. G 08 С 15/06, 1981. (54) УСТРОЙСТВО ДЛЯ СЖАТИЯ ИНФОРМАЦИИ (57) Изобретение относится к автоматике и вычислительной технике и предназначено для анализа сигналов в радиальном масштабе времени, согласования полосы сигнала с полосой пропускания анализирующей и изме-рительной аппаратуры. Цель изобретения — повышение надежности устрой„„Я0„„1550558 А 1

2 ства и расширение области его применения за счет возможности использования входных сигналов широкого диапазона по частоте. Устройство содержит преобразователь 1 аналог-код, преобразователь 3 код-аналог, блок 2 памяти, формирователь 4 адреса, формирователь 6 управляющего сигнала, ключи 5, 7, синхронизатор 8, управляемый двоичный делитель 9 частоты сигнала, управляемый десятичный делитель 10 частоты сигнала, счетчик

11 количества выборок, счетчик 12 номера двоичного диапазона и счетчик 13 номера десятичного диапазона.

3 з.п. ф-лы, 4 ил.

t550558

50

Изобретение относится к автоматике и вычислительной технике и предназначено для анализа сигналов в реальном масштабе времени, согласования полосы сигнала с полосой пропу5 скания анализирующей и измерительной аппаратуры.

Цель изобретения — повышение. надежности устройства и расширение области его применения за счет воз,можности использования входных сигналов широкого диапазона по частоте. На фиг.1 представлена функциональная схема устройства для сжатия ,информации; на фиг.2 — схема счетчи ка количества выборок; на фиг.3— схема формирователя управляющих сигналов; на фиг.4 — схема формирователя адреса, Устройство (фиг.1) содержит преобразователь 1 аналог-код, блок

2 памяти, преобразователь 3 код-аналог, формирователь 4 адреса,,перВый ключ 5, формирователь 6 управляю- 25 нацих сигналов, второй ключ 7, синхронизатор 8,управляемый двоичный дели- тель 9 частоты импульсов, управляемый десятичный делитель 10 частоты имПульсов, счетчик t1 количества выборок, счетчик 12 номера двоичного диапазона и счетчик 13 номера десятичного диапазона.

Счетчик 11 количества выборок (фиг,2) содержит первый 14, второй 15 и третий 16 двоично-десятичные начетчики, счетный триггер 17, эле«мент И 18, элемент ИЛИ 19, элементы

И 20-22, инверторы 23 и 24, элемент

Й-НЕ 25, элемент ИЛИ 26 и формиро- 40 ватель 27 импульсов.

Формирователь 6 управляющих сигналов (фиг.3) содержит формирователь

28 прямоугольных импульсов (выполненНый, например, на компараторе), формирователь 29 одиночных импульсов, триггеры 30-33 и элемент И 34.

Формирователь 4 адреса (фиг.4) содержит формирователь 35 импульсов . сброса., счетчики 36 и 37, блок 38 сравнения кодов, элемент ИЛИ 39 и . коммутатор 40.

Устройство для сжатия информации работает следующим образом.

Входной периодический сигнал U поступает на преобразователь 1 аналог-код и на формирователь 6. После запуска синхронизатора 8 на первом выходе формирователя 6 формируются сигналы разрешения на считывание информации из блока 2 памяти по окончании второго периода и до следующего запуска устройства; на втором выходе — на длительность второго периода; на третьем выходе — на длительность первого периода входного сигнала.

Таким образом, работа устройства осуществляется в три этапа. В начале преобразования счетчики 11-13 установлены в нулевое состояние, а управляемые делители 9 и 10 — с коэффициентом передачи, равным единице.

Выходной сигнал с третьего выхода формирователя 6 (первый период) поступает на втором (разрешающий) вход счетчика 1 t. Выходная опорная частота синхронизатора 8 через управляемые делители 9 и 10 поступает на первый вход счетчика 11. Выходная частота синхронизатора 8 выбирается такой, чтобы при максимальной частоте входного сигнала на вход счетчика 11 поступало импульсов. При поступлении на вход счетчика 11 2c!импульсов последний переполняется и на вход счетчика 12 поступает импульс. Выходной код счетчика 12 изменяется и, следовательно, вдвое изменяется коэффициент передачи управляемого двоичного делителя 9 импульсов, а переполнение счетчика,11 происходит при поступлении на его вход импульсов. После каждого переполнения счетчика 11 поступает импульс на вход счетчика 12. Четвертое переполнение счетчика 1 1 происходит при поступлении "на вход счетчика 0,25 Ы импульсов. После четвертого входного импульса счетчик 12 и делитель 9 устанавливаются в исходное состояние и на вход счетчика 13 поступает импульс.

Выходной код счетчика 13 изменяется и, следовательно, в десять раз изменяется коэффициент передачи управляемого делителя 10. По окончании первого периода на вход разрешения счетчика 11 поступает запрет счета им/ пульса и состояния счетчиков 12 и

i3 соответствуют необходимому диапазону преобразования входного сигнала по частоте.

Выходные частоты делителей 9 и 10 соответственно равны:

fo. fo

f f

2» 1 2 п.10

550558

1 где Š— опорная частота синхрони- низатора 8; и — состояние счетчика 12;

m — состояние счетчика 13.

Таким образом, в течение первого

5 периода входного сигнала осуществляется выбор частоты f для запуска преобразователя 1 аналог-код и f для вывода кода из блока 2 памяти, На втором этапе работы устройства (второй период входного, сигнала) на формирователь 4 адреса и на ключ 7 поступает сигнал разрешения с выхода формирователя 6. С выбранной частотой f осуществляются запуск преобразователя 1 аналог-код и запись полученных результатов измерений входного сигнала в блок 2 памяти.

По окончании второго периода вход- 20 ного сигнала блок 2 памяти оказывается заполненным от до 2с(выборочными значенияьж, второй ключ 7 заперт, а первый ключ 5 открывается сигналом разрешения с первого выхода 25 формирователя 6. Начинается третий этап работы устройства — считывание информации из блока 2 памяти и ее преобразование в аналоговую форму в .преобразователе 3 код-аналог. Частота f поступает на тактирование формирователя 4 и преобразователя 3 код-аналог с выхода ключа 5. Количество выборок N за период входного сигнала U „ находится в диапазоне о(N 4 2 Ы и равно

Тп fe

М=Т

2 2" 10

После прихода на вход двоично-десятичного счетчика 14 количества импульсов, равного 0,253 на выходе элемента И 22 формируется импульс, который через элемент И 21 и элемент

ИЛИ 19 поступает на выход счетчика

45 11 количества выборок,.а следовательно, на вход. счетчика 12 номера двоичного диапазона.

При этом формирователь 27 импульсов формирует импульс, который через элемент ИЛИ 26 устанавливает двоичнодесятичные счетчики 14-16 и счетный триггер 17 в исходное состояние.

f /N 2".fр ех где Т „— период входного сигнала.

Считывание информации происходит непрерывно до следующего запуска устройства. Начало третьего этапа работы означает конец преобразования временного (спектрального) масштаба входного периодического сигнала.

Масштаб преобразования по частоте равен:

f в1 х f,/N fo 2 .10

К триггер 17 находятся в нулевом состоянии. После прихода на разрешающий вход счетчика количества выборок разрешающего сигнала на счетный вход двоично-десятичного счетчика 14 поступает максимальная частота, а на управляющие входы — нулевой код . Выходная частота синхронизатора 8 выбирается такой, чтобы за минимальный период входного сигнала на счетчик поступило J импульсов. При использовании трех двоично-десятичных счетчиков с(= 1000. В начальный момент разрешающий сигнал поступает на второй и третий входы элемента И 18. После прихода на вход счетчика 2 им-, пульсов счетный триггер 17 опрокидывается и его выходной импульс через элементы И 18 и ИЛИ 19 поступает на выход, т.е. на вход счетчика 12 номера двоичного диапазона, в результате на его выходе код изменяется и поступает на управляющий вход счетчика 11 количества выборок. Элемент

И 18 закрывается, а элемент И 20 открывается. После прихода на вход счетчика 11 количества выборок <Г импульсов на выходе двоично-десятичного счетчика 16 формируется импульс, который через элемент И 20 и элемент

ИЛИ 19 поступает на выход.

После прихода на вход счетчика 12 номера двоичного диапазона трех импульсов его выходной код закрывает элемент И 20 и открывает элемент

И 21.

Счетчик количества выборок (фиг.2) работает следующим образом.

В исходном состоянии двоично-десятичные счетчики 14-16 и счетный

При поступлении четвертого импульса на вход счетчика 12 .номера двоичного диапазона выходной код его равен нулевому коду. Таким образом процесс работы счетчика количества выборок повторяется.

1550558

Счетчик количества выборок может быть построен на интегральных микросхемах 155 серии.

Формирователь управляющих сиrналов (фиг.З) работает следующим образом.

Входной периодический сигнал поступает на вход формирователя 28. По" сле прихода сигнала запуска с синхро10 низатора 8 формирователь при помощи

:триггера 30 цикла приводится в рабочее состояние. При каждом переходе через нуль периодического входного .сигнала формирователь 28 формирует

15 прямоугольные импульсы. Формирователь, 29 по каждому фронту формирует импульсы, поступающие на счетный вход триггера 31, который делит частоту поступающих импульсов на два. Выход2Î ные сигналы триггера 31 поступают на счетные входы триггеров 32 и 33.

Передним фронтом выходного сигнала триггера 31 опрокидывается триггер

32, выход которого соединен с D-входом триггера 33 и первым входом элемента И 34, при этом на выходе его ,формируется начало сигнала разрешения .на длительность первого периода входного сигнала "Вых.i". С началом второго периода входного сигнала перед ним фронтом триггера 3 1 опрокидывается триггер 33 и передним фронтом инверсного выхода, поступающего на второй вход элемента И 34 формируется конец сигнала ("Вых.I") . Одновременно передним фронтом прямого выхода триггера 33 начинается формирование сигнала разрешения на длительность второго периода входного сигнала (Зых.II ) . По скончании

tt тФ!

4О второго периода входного сигнала передним фронтом выходного сигнала триггера 3 1 опрокидываются триггер

30 цикла и третий триггер 32 и, слецовательно, заканчивается формирование сигнала "Вых. XI" и начинается формирование сигнала "Вых.ХХХ", который является сигналом разрешения на считывание информации.

Формирователь 28 выполнен на ба50 зе интегральных операционных усилчтелей. Остальные узлы могут быть построены на интегральных цифровых микросхемах 155 серии.

Формирователь адреса (фиг.4) работает следующим образом.

На втором этапе работы устройства ь для сжатия информации с второго выхода формирователя 6 управляющих сигналов поступает сигнал разрешения на второй вход формирователя 4 адреса и выходной код счетчика 36 через коммутатор 40 кодов поступает на выход формирователя 4 адреса.По переднему фронту управляющего сигнала формирователь 35 формирует. импульс, который устанавливает счетчик Зб в нулевое состояние. Выходной сигнал формирователя 35 через элемент ИЛИ 39 устанавливает в нулевое состояние счетчик 37. Импульсы запуска на преобразователь 1 аналог-код, поступаююще с выхода второго ключа 7, подаются также на второй вход формирователя 4 адреса, и количество их фиксируется счетчиком 36. По окончании сигнала "Вых. II" формирователя 6 управляющих сигналов коммутатор 40 кодов переключает на вход блока 2 памяти сигналы из счетчика 36, при этом на вход счетчика 36 поступление импульсов прекращается. На вход счетчика 37 доступают импульсы с выхода ключа

5, который открывается сигналом формирователя 6 управляющих сигналов.

В результате на выходе счетчика 37 код последовательно изменяется и из блока 2 памяти выводится код результатов измерений на втором этапе работы устройства для сжатия информации.

При равенстве выходных кодов счетчиков 36 и 37 срабатывает блок 38 сравнения кодов и счетчик 37 устанавх ивается в нулевое состояние, после чего вывод кода из блока 2 памяти начинается снова с первого адреса. о

Считывание информации происходит непрерывно,цо следующего запуска устройства.

Расширение частотного диапазона входного сигнала зависит от выбранного значения опорной частоты синхронизатора 8, емкости счетчика 13. и коэффициента деления управляемого десятичного делителя 10 частоты импульсов.

Формула и э о б р е т е н и я

1. Устройство для сжатия информации, содержащее преобразователь аналог-код, первый вход которого объединен с первым входом формирователя управляющих сигналов и является входом устройства, выход преобразователя

1550558 10 аналог-код соединен с первым входом блока памяти, выход которого соединен с первым входом преобразователя код-аналог, выход которого является выходом устройства, синхронизатор, первый выход которого соединен с вторым входом формирователя управляющих

I сигналов, первый и второй выходы которого соединены соответственно с первым входом первого ключа и объединенными первыми входами формирователя адреса и второго ключа, выход первого ключа соединен с вторыми входами преобразователя код-аналог и формирователя адреса, выход которого соединен с вторым входом блока памяти, выход второго ключа соединен с вторым входом преобразователя аналог-код и третьим входом формировате- „20 ля адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства и расширения области его применения за счет возможности использования входных сигналов широ- 25 кого диапазона по частоте, в устройство введены управляемый двоичный делитель частоты импульсов, управляемый десятичный делитель частоты импульсов, счетчик количества выборок, счетчик номера двоичного диапазона, счетчик номера десятичного диапазона, второй выход синхронизатора соединен с первым входом управляемого двоичного делителя частоты импульсов, выход которого соединен с вторым входом первого ключа и первым входом управляемого десятичного делителя частоты импульсов, выход которого соединен с BTopblM вхОдом BToporО клю 40 ча и первым входом счетчика количества выборок, второй вход которого подключен к третьему выходу формирователя управляющих сигналов, выход счетчика количества выборок соединен -45 с первым входом счетчика номера двоичного диапазона, первый и второй выходы которого соединены соответственно с вторым входом управляемого двоичного делителя частоты импульсов и третьими входами счетчика количества выборок, и первым входом счетчика номера десятичного диапазона, выход которого соединен с вторым входом управляемого десятичного делителя частоты импульсов, вторые

55 входы счетчика номера двоичного диапазона и счетчика номера десятичного диапазона и третьи входы управляемого двоичного делителя частоты импульсов и управляемого десятичного делителя частоты импульсов объединены и подключены к первому выходу синхронизатора.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что счетчик количества выборок выполнен на двоично-десятичных счетчиках, счетном триггере, элементах И, элементе И-НЕ, элементах ИЛИ, инверторах и формирователе импульсов, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с первыми входами счетного триггера и двоично-десятичных счетчиков, выход первого двоично-десятичного счетчика соединен с вторым входом второго двоично-десятичного счетчика, первый, второй и третий выходы которого соединены соответственно с первым и вторым входами первого элемента ИЛИ и вторым входом третьего двоично. десятичного счетчика, первый и второй выходы которого соединены соответственно с третьим входом первого элемента И, первым входом второго элемента И и вторым входом счетного триггера, выход счетного триггера соединен с первым входом триггера элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход первого элемента И соединен с первым .входом четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и входом формирователя импульсов, выходы первого и второго инверторов соединены соответственно с вторым и третьим входами третьего элемента

И .и через элемент И-HE с вторым входом второго элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, выход которого, второй вход первого двоично-десятичного счетчика и второй вход первого элемента ИЛИ являются соответственно выходом,и первым и вторым вхо! дами счетчика количества выборок, входы первого и второго инверторов и второй.и третий входы четвертого элемента И соответственно объединены и являются третьими входами счетчика количества выборок.

3. Устройство по п.1,, о т л и— ч а ю щ е е с я тем, что формирователь управляющих сигналов выполнен

1550558

pjypeЮвва усм

nrAi

4ие 2 на триггерах, элементе И, формирователе одиночных импульсов и формирователе прямоугольных импульсов, выход которого через формирователь одиночных импульсов соединен с пер5 вым входом первого триггера, выход которого соединен с первыми входами . второго, третьего и четвертого -триггеров, выход второго триггера соединен с первым входом элемента И и вторым входом третьего триггера, инверсный выход. которого соединен с вторым входом элемента И, инверсный выход четвертого триггера соединен с вторыми входами первого и второго триггеров и третьим входом третьего триггера, прямой выход которого соединен с вторым входом четвер-того триггера и является вторым выхо- 2О дом формирователя, выход элемента И и прямой выход четвертого триггера являются соответственно первым и

1 третьим выходами формирователя, вход формирователя прямоугольных импульсов и третий вход четвертого триггера являются соответственно первым и вторым входами формирователя.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что формирователь адреса выполнен на счетчиках, блоке сравнения, элементе ИЛИ, коммутаторе и формирователе импульсов, выход которого соединен с первыми входами первого счетчика и элемента ИЛИ, выход которого соединен с первым входом второго счетчика, выходы счетчиков соединены с одноименными входами коммутатора и блока сравнения, выход которого соединен с вторым входом элемента ИЛИ, вторые входы первого и второго счетчиков, третий вход коммутатора и вход формирователя импульсов являются соответственно первым, третьим и вторым входами формирователя адреса, выход коммутатора является выходом формирователя адреса.

1550558

Редактор А.Лежнина

Заказ 276 Тираж 439 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГК... CCP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. ужгород, .у

II tt

У . л Гага ина 1О1

P y Рта

/АР

Составитель Н.Бочарова

Техред А. Кравчук Корректор П.Бескид