Преобразователь двоично-десятичного кода в двоичный

 

Изобретение относится к вычислительной технике и может быть использовано для обработки измерений параметров механических, гидравлических и электромеханических устройств в процессе их испытания. Целью изобретения является упрощение преобразователя. Преобразователь содержит регистры, регистр адреса, счетчик адреса, счетчик тактов, блоки памяти, коммутаторы, сумматор, триггер переполнения и триггер, элементы И-НЕ, входы и выходы. Устройство выполняет преобразования чисел и возведение в квадрат под действием управляющих слов. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„,ЯУ„„15 414

А1 (51)5 Н 03 И 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ MSGBPETEHNRif

1 (21) 4435877/24-24 (22) 06.06.88 (46) 30„03.90. Бюл. № 12 (71) Одесское производственное объединение по производству гидрооборудования и гидроавтоматики для строительных и дорожных машин (72) А.В .Дрозд, И.В.Николенко, Л,И,Шемпер, С.M.Горбатый, А,П,Дубчак и В.M,Горбатый (53) 68! 325(088.8) (56) Авторское свидетельство СССР

¹ 550633 кл. Н 03 Н 7/12, 1977, Авторское свидетельство СССР № 1013942„ кл. Н 03 И 7/12, 1981.

Изобретение относится к вычислительной технике и может быть использовано для обработки измерений параметров механических, гидравлических и электромеханических устройств в процессе их испытания.

Цель изобретения — упрощение преобразователя.

На фиг.l приведена структурная схема преобразователя; на фиг.2 — б блок-схема алгоритма работы преобразователя.

Преобразователь содержит регистры

1-3, регистр 4 адреса, счетчик 5 адреса, счетчик 6 тактов, первый 7, второй 8 блоки памяти, коммутаторы 9-11, сумматор 12, триггер 13 переполнения и триггер 14, элементы И-НЕ 15, так2 (54) ПРЕОБРАЗОВАТЕЛЪ ДВОИЧНО-ДЕСЯТИЧНОГа КОДЛ В ДВОИЧНЬФ (57) Изобретение относится к вычислительной технике и может быть использовано для обработки .измерений параметров механических, гидравлических и электромеханических устройств в процессе их испытания, Целью изобретения является упрощение преобразователя. Преобразователь содержит регистры, регистр адреса, счетчик адреса, счетчик тактов, блоки памяти в коммутаторы, сумматор, триггер переполнения и триггер, элементы И-НЕ в входы и выходы. Устройство выполняет преобразования чисел и возведение в квадрат под действием управляющих слов. 2 ил. товый вход 16 преобразователя, вход

l 7 начальной установки. Блоки 4-8, 14 с соответствующими связями образуют .блок управления, Преобразователь работает следующим образом, На.вход 16 поступают синхроимпульсы ТИ, типа "меандр, тактирующие его работу, На вход 17 приходит сигнал начальной установки (НУ), сбрасывающий счетчики 5 и 6 в нулевое состояние. Регистр 3 к моменту поступления сигнала НУ содержит исходное двоично-десятичное число

3 составленное, например, из четырех тетрад, Обнуление счетчика 6 приводит к выработке на его выходе сигнала заема, поступающего на синхровход

1554143 триггера 14„Последний вырабатывает на инверсном выходе сигнал, аналогичный по виду сигналу заема и сдвинутый относительно него на половину такта, Полученный сигнал обеспечивает прием кода в регистр 4 адреса из счетчика

5 адреса (по заднему фронту) и через

°, половину такта (по переднему фронту) !

Увеличение состояния счетчика 5 адреса на единицу. Кроме того, указанный сигнал обеспечивает прием в счетчик 6 тактов кода с выходов второго блока 8 памяти (с начала действия

; сигнала), который формирует этот код под действием поступающего на

: его входы четырехразрядного кода с, :выходов счетчика 5 адреса. Последний

: формирует последовательность адре, сов, которые поступают через регистр

4 адреса на входы первого блока 7 памяти, хранящего последовательность управляющих слов. Значения адресов и восьми разрядов управляющих слоев приведены в табл,l, Блок памяти 8 хранит коды длительности действия управляющих слоев (в тактах), умень- шенные на единицу,, Десятичные экви" валенты длительности управляющих слов и разряды кодов длительности, записанные в блоке 7 в порядке следования.адресов, представлены в табл,2, Коды длительности принимаются в счетчик 6 тактов в начале действия соответствующего управляющего слова и определяют момент завершения его действия. Это достигается путем подачи на нычитающий вход счетчика синх. росигналов ТИ., уменьшающих значение на выходе счетчика 6 на единицу вплоть до его обнуления. После такта обнуления начинается действие следующего управляющего слова. Схема алго, ритма выполнения операций преобразования чисел и возведения в квадрат под действием управляющих слов представлена на фиг.2.

Операции описаны с использованием регистров 1-3,, обозначенных через Рl, Р2 и РЗ соответственно, знаки "n", обозначающие запись содержимого регистра, константы нуля ипи единицы или результата операции, выполняемой над содержимым регистров, в регистры„ показанные справа от знака, Запись осуществляется путем сдвига содержимого соответствующих регистров на и тактов под действием синхроимпульсов ТИ, Единичные сигналы с первого, второго и третьего выходов первого блока 7 памяти разрешают сдвиг содержимого соответственно регистров 1-3, Четвертый и пятый выходы первого блока 7 памяти управляют пер". вым 9 и третьим коммутатором 11. При единичных сигналах на четвертом и пя- . том выходах блока 7 коммутатор ll подключает выход регистра I к его инфор" мационному входу, при других сигналах коммутатор 11 подключает выход суммы сумматора 12 к информационному входу регистра 1, Коммутатор 9 подклю. чает к входу сумматора 12 нулевой уровень или выход регистра 1 или выход регистра 2 соответственно при сигналах "00"„ "01" и "10" на пятом и четвертом выходах блока 7 памяти. При единичных сигналах на этих выходах на вход сумматора 12 поступает произведение .значения сигналов с выходов ре.гистров 1-2, Коммутатор 10 подключает к входу сумматора 12 нулевой уровень, выход регистра 1, выход регистра 2 и единичный уровень соответственно при сигналах "00, "01", "10" и "11" .на седьмом и шестом выходах первого блока 7 памяти.

:ъ0

TIpH нулевом коде на выходах счетчика 5 адреса г. счетчик 6 тактов записывается из второго блока 8 памяти код "1111", определяющий продолжительность действия управляющего слова в 16 тактов, Управляющее слово„ считанное из первого блока 7 памяти, разрешает единичными значениями l-го и 2-го разрядов сдвиг содержимого регистров 1-2, а нулевыми значениями разрядов с третьего по седьмой уста40 навливает нулевые сигналы на входах указанных регистров, что приводит к обнуленню регистров l и 2 (см,блок 2 схемы алгоритма на фиг.2), Следующее управляющее слово обеспеA<5 чивает циклический сдвиг на два разряда содержимого регистра 2 путем разрешения сдвига этого регистра . и подключения его выхода через коммутатор 10 и сумматор 12 на его же информационный вход (см,блок 3 схемы алгоритма), Третье управляющее слово, прочитанное по адресу "0010" разрешает сдвиг содержимого регистров 1-2, подключает их выходы соответственно, через коммутаторы 9-10 на входы сумматора 12, который с участием триггера

13, запоминающего перенос для учета его в следующем такте, обеспечивает

5 1554143 6 сложение содержимого регистров 1 и 2, Iqего второе Управляющее слово, счиПолучаемая сумма вдвигается в регист- тываемое из блока 7 памяти по адресу

fl tt ры 1 и 2. Управляющее слово действу- 0001 (cMe блок 9 схемы алгоритма), ет в течение тринадцати тактов (см. Повторение второго и третьего упблок 4 схемы алгоритма). равляющих слон приводит к циклическоЧетвертое управляющее слово, дей- му сдвигу содержимого второго регистствующее в течение четырех тактов, ра 2 на два разряда и дальнейшему разрешает сдвиг регистров 1-3, под- сложению полученного содержимого ре. ключает выходы регистров 2-3 соответ- гистРа 2 с содеРжимым РегистРа 1 в

10 ственно через коммутаторы 9-10 на течение тринадцати тактов. При этом входы сумматора 12. Сумма содержимо- старшая тетрада двоично-десятичного го регистров 2-3 записывается в ре- чистка складываетсЯ с собой, сдвинугистры 1 3 (см.блок 5 схемы алгорит- той на 2 РазрЯда. в РезУльтате слома). Второе и третье управляющие жения удваивается (за счет суммарноо о е e Meqq T oogep Moro per oTpo го oA»» per@o>pa 2 в е пятнад

1 и 2 обнуленных по первому управля- цати, а не IIIecTHGPöàòè тактов дейющему слову. Четвертое управляющее ствия второго и третьего управляющих слово обеспечивает занесение старшей слов) . Таким образом, происходит ум о тетрады двоично-десятичного числа в 20 ножение тетрады íà iO и занесение регистры 1-2. Пятое управляющее сло- результата умножения в регистры 1 и во, длительностью в двенадцать тактов, разрешает сдвиг регистров 1-2 Четвертое и пятое управляющие слои обеспечивает сложение. содержимого ва обнуляют в регистре 3 очередную регистра с сигналом переноса, вы- 25 тетраду двоично-десЯтичного числа, работанным под действием предыдущего а восьмое УпРавлЯющее слово пРовеРЯуправляюЩего слова и запомненным ет наличие в регистре 3 последующих триггером 13. Результат сложения за- тетрад отличных от нуля. При нулеписывается в регистры 1 и 2 (см. блок вом содержимом РегистРа 3 элемент И-НЕ схемы 6 алгоритма), Шестое и седь- 30 И-HE.15 не выРабатывает нулевого сиг= мое управляющие слова осуществляют нала, обеспечивающего переход устройциклический сдвиг регистра 3 на две в ства на выполнение втоРого УпРавлЯюнадцать тактов и сдвиг на четыре так- щего слова, и процесс вычисления двота с занулением в регистре 3 старшей H IHoro числа по формуле Горнера на тетрады двоично-десятичного числа этом завершается. В ходе преобразова(см, блоки 7.и 8 схемы алгоритма), ния двоично-десятичного числа в дво35

Восьмое управляющее слово обеспечи- ичное регистр 3 обнуляется и в дальвает циклический сдвиг регистра 3 на нейшем служит для накопления частичI шестнадцать тактов с подключением ных сумм при возведении двоичного его выхода через коммутатор 10 и сум" 4 числа в квапрат, а РезУльтат преобматор 12 на вторые входы элементов . РазованиЯ оказываетсЯ в РегистРах "

H HE 15 ° .Ha их первые входы поступа- . 1-2. Двоичное число может быть полУет единичный сигнал с восьмого выхо-. чена последовательным кодом с выда первого блока 7 памяти. хода Регистра 2 младшими разрядами

Если двоично-десятичное число в 5 аперер в процессе действия девятого

45 регистре 3 помимо обнуленной тетрады управляющего слова и при необходимоссодержит еще тетрады, отличные от ну- Т параллельным кодом с выходов разля, то на второй вход элементов И-HE Рядов регистра 1 (выходы не показаны), 15 поступают единичные сигналы, а вы- в течение действия девятого и. десяход элементов И-НЕ 15 принимает нуле- 50 Toro управляющих слов (см.блоки 10 и вое значение обеспечивающее прием в .11 схемы алговитма), 3 счетчик 5 адреса кода с его информа- Девятое управляющее слово обеспеционных входов ° Этот код составлен чивает циклический сдвиг регистра 2 значением первого и четвертого разря- на четырнадцать разрядов с целью выдов адреса в первом и втором разрядах 5 дачи двоичного числа последователь55 и нулем и значением четвертого раэря- HbIM KopoM (двоичное число имеет не да адреса в третьем и четвертом раз- более четырнадцати значащих Раэрярядах кода, Полученное значение ко- дов). а десятое управляющее слово . да "0001" определяет в качестве следую- заносит единичные значения в пятнад1554143 цатый и шестнадцатый разряды двоичного числа, записанного в регистре

2, Зти значения в последующем служат в качестве указателя окончания про-. цесса возведения двоичного числа в квадрат (cM,блоки 10 и 11 схемы алгоритма фиг,2). Одиннадцатое управ" ляющее слово обеспечивает сдвиг ре" гистра 3 на .один разряд с занулением высвобождаемого разряда (см, блок

12 схемы алгоритма). Двенадцатое управляющее слово разрешает сдвиг регистра 3 и циклический сдвиг pe1èñòðà I, а также обеспечивает пода15

4у на входы сумматора 12 произведения разрядов содержимого регистра. ! на первый разряд регистра 2 и содержимое регистра 3 соответственно.

При этом определяется сумма содержимого регистра 2 с произведением двоичного числа на его первый разряд (см, блок 13 схемы, алгоритма). Тринадцатое управляющее слово имеет продолжительность действия Х такт и вы- 25 полняет сдвиг регистра 2 с обнулением высвобождаемого разряда {см. блок 14 схемы алгоритма на фиг.2), Четырнадцатое управляющее слово осуществляет циклический сдвиг регистра 2 на два разряда, а следующее пятнадцатое управляющее слово обеспечивает циклический сдвиг регистра 2 еще на четырНадцать разрядов с выработкой единич-

Ного сигнала на восьмом выходе первоt го блока 7 памяти. Этот сигнал при

Наличии хотя бы одного (из четырнадцати) единичного разряда второго регистра 2 обеспечивает прием в счетчик 5 адреса кода с его информацион" 4О ных входов, Код принимает значение

" 1010" и обеспечивает переход на вы" полнение одиннадцатого управляющего слова (см.блоки 15-и 16 схемы алго;ритма на фиг.2). 45

Повторение управляющих слов с одиннадцатого по пятнадцатое обеспечивает накопление в регистре 3 произведения двоичного числа на его следующий второй разряд, Очевидно, что пов- о торение указанных управляющих слов выполняется до тех пор, пока пятнадцатое управляющее слово не обеспечивает считывание четырнадцати подряд . иулевых разрядов второго регистра 2, Это происходит (с учетом единичных значений пятнадцатого и шестнадцатого разрядов двоичного числа в регистре 2) после накопления четырнадцати произведений двоичного числа на каж дый его разряд, т.е. получение квадрата двоичного числа {его четырнадцати старших разрядов с весами 2 2

26

9 I ... 2 ) . При этом считывается .шестнадцатое управляющее слово, обеспечивающее циклический сдвиг третьего регистра 3 и, таким. образом, выдачу квадратного двоичного числа последоват тельным кодом (см.блок 17 схемы алгоритма на фиг.2). На этом устройство завершает работу.„ формула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий три регистра, сумматор, три коммутатора и блок управления, вход сброса которого соединен с входом начальной установки преобразователя, выход которого соединен с выходом первого регистра и с первым информационным входом первого коммутатора, первый и второй адресные входы которого соединены соответственно с первым и вторым выходами выбора первого слагаемого :блока управления, тактовый вход которого соединен с тактовым входом преобразователя, выход первого коммутатора соединен с первым входом сумматора, выход суммы которого соединен с информационным входом первого регистра, отличающийся тем, что, с целью упрощения, он содержит триггер переполнения, элемент И-НЕ, а блок управления содержит регистр адреса, первый и второй блоки памяти, счетчик адреса, счетчик тактов и триггер, инверсный выход которого соединен с .входом записи счетчика тактов и с синхровходами регистра адреса и счетчика адреса, выходы которого соединены с входами первого блока памяти, первый, второй и третий, выходы соединены соответственно с входами сдвига первого, второго и третьего регистров, синхровходы которых соединены с тактовым. входом преобразователя и с синхровходами триггера переполнения и счетчика тактов и входом сброса триггера, синхровход которого соединен с выходом заема счетчика тактов, информационные входы которого соединены с выходами второго блока памяти, входы которого соединены с выходами счетчика адреса и информационными входами регистра ад1554143 реса, выходы младшего и старшего разрядов которого соединены соответственно с входами младшего и старшего разрядов счетчика адреса вход запив

5 си которого соединен с выходом элемента И-НЕ, первый вход которого соединен с разрядным выходом сумматора, входы второго слагаемого которого соединены с-выходами второго крммута- 10 тора, первый и второй информационные входы которого соединены соответственно с выходами второго и третьего регистров и вторым и первым информационными входами первого и третьего коммутаторов, адресные входы второго и третьего коммутаторов подключены соответственно к выходам выбора втс-, рого слагаемого второго блока памяти, выход ветвления которого соединен с 20 вторым входом элемента И-НЕ, выход пепереноса сумматора соединен с информационным входом триггера переноса, выход которого соединен с входом пеI реноса сумматора, разрядные выходы которого соединены с вторыми информа. ционными входами второго регистра и вторыми информационными входами третьего коммутатора, выходы которого соединены с информационными входами третьего регистра, выход старшего разряда регистра адреса соединен с входом старшего разряда счетчика адреса, вход сброса которого соединен с входом сброса преобразователя и входом сброса счетчика тактов, вход третьего разряда счетчика адреса соединен с входом логического нуля преобразователя, вход логической единицы которого соединен с информационным входом триггера, 1554143

9&u

Составитель N.Àðøàâñêèé

Редактор С,Лисина Техред Л.Серд окова Корректор С.Шевкун

Заказ 465 Тираж 660 Подписное

ВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г„ Ужгород, ул. Гагарина, 1О1