Устройство синхронизации кодовой последовательности

 

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости синхронизации. Устройство содержит регистр 1 сдвига эталонной последовательности, ключи 2 и 3, счетчик 4 сигналов ошибок, дешифратор 5, блок 6 сравнения, эл-т ИЛИ 8. Цель достигается введением эл-та И 7, RS-триггера 9, блока 10 выделения тактовых импульсов, формирователя 11 сигнала "Временной интервал подсчета сигналов ошибок", блока 12 задержки, селектора 13 импульсов по периоду следования и формирователя 14 сигнала установки исходного состояния, с помощью которых обеспечивается работа устройства в двух режимах. Это режим счета ошибок в канале связи и режим поиска синхронного состояния, когда число ошибок в канале связи возрастает до такой величины, что за время мерного интервала счетчик 4 заполняется полностью. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 5

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗСБРЕТЕНИЯЫ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР (2) ) 441 9964/24-09 (22) 03.05.88 (46) 07.04.90. Бюл. ¹ 13 (72) В.Н. Семенычев, И.А,Крохина и А.С.Шикин (53) 621 394 662(088 8) (56) Авторское свидетельство СССР № 523533, кл. Н 04 L 7/04, 1 974.

Авторское свидетельство СССР № 698145, кл. И 04 L 7/02, 1977. (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ КОДОВОЙ ИОСЗПДОВАТЕJIbHOCTH (57) Изобретение относится к электросвязи. Цель изобретения — повышение помехоустойчивости синхронизации.

Устр-во содержит регистр 1 сдвига эталонной последовательности, ключи

2 и 3, счетчик 4 сигналов ошибок, де.ЯО 55589З

2 шифратор 5, блок 6 сравнения, эл-т

ИЛИ 8. Цель достигается введением эл-та И 7, RS-триггера 9, блока 10 выделения тактовых импульсов, формирователя 11 сигнала "Временной инtt тервал подсчета сигналов ошибок . блока 12 задержки, селектора 13 импульсов по периоду следования и формирователя 14 сигнала установки исходного состояния, с помощью которых обеспечивается работа устр-ва в двух режимах. Это режим счета ошибок в ,канале связи и режим поиска синхрон.) .ного состояния, когда число ошибок в канале связи возрастает до такой величины, что за время мерного интервала счетчик 4 заполняется полностью. 2 ил.

1555893

Изобретение относится к электросвязи и может быть использовано в системах передачи дискретной инфор.мации для синхронизации кодовой по5 следователь ности.

Целью изобретения является повы— шение помехо устойчив о с ти с инхронизации.

На Фиг . 1 представлена структурная электрическая схема устройства синхронизации кодовой последовательности, на фиг. 2 — временные диаграммы сигналов, поясняющие работу устройства синхронизации кодовой после— довательности.

Устройство синхронизации кодовой последовательности содержит регистр сдвига l эталонной последовательно— сти, первый 2 и второй 3 ключи, счет- 20 чик 4 сигналов ошибок, дешифратор 5, блок 6 сравнения, элемент И 7, элемент ИЛИ 8, RS-триггер 9, блок 10 выделения тактовых импульсов, формирователь 1.1 сигнала "Временной интер- 25 вал подсчета сигналов ошибок", блок

12 задержки селектор 13 импульсов по периоду следования, Формирователь

14 сигнала установки исходного состояния. 30

Блок 6 сравнения содержит элементы 15 и .16 привязки импульсов и сумматор 17 по модулю два.

Устройство синхронизации кодовой последовательности работает следую35 щим об ра зом .

Перед началом работы в регистр 1 (Фиг. I) с входа эталонной последова.тельности устройства синхронизации кодовой последовательности записыва- 40 ется заранее установленная кодовая комбинация (например, псевдослучайная последовательность), либо подается контрольная последовательность. 45

Входная последовательность информационных символов поступает на информационный вход устройства синхронизации кодовой последовательности (фиг.2а), из которой блоком 10 выделения формируются тактовые импульсы (фиг.2б).

В блоке 6 сравнения входная последовательность, сравнивается с последовательностью, записанной в регистр

1(фиг.2в) . В случае несоответствия символов (несинхронности последовательностей) на выходе блока 6 сравнения устанавливается уровень логической "1 (фиг.2г, интервал t — ), при этом на выход элемента И 7 приходят тактовые импульсы (Фиг.2д, интервал t -t<) вырабатываемые блоком 1 0 выделения.

При включении источника питания

Формирователь 14 Формирует импульс уровня логической 1, который через элемент ИЛИ 8 (фиг.2е, интервал

-t,) поступает на Р-вход RS-триггера 9, устанавливая его в нулевое состояние (фиг.2ж). При этом первый ключ 2 закрыт, а второй ключ 3 открыт сигналом уровня логической "1" с инверсного выхода В$-триггера 9.

С этого момента импульсы с выхода элемента И 7 через последовательно соединенные второй ключ 3, блок 12 задержки поступают на управляющий вход регистра 1, вызывая исполнительный временной сдвиг записанной в нем информации (процесс сдвига информа— ции не показан). Этот процесс продолжается до тех пор, пока на выходе блока 6 сравнения на относительно продолжительное время не установится уровень логического 0 (фиг.2г, интервал t>-1 ), вызванный синхронностью входной последовательности и последовательности, записанной в регистре 1. Если в канале связи при этом нет ошибок, то тактовые импульсы не проходят на выход элемента И 7 (фиг.2д, интервал t,-t+) . Через интервал, определяемый порогом селектироI вания, на выходе селектора 13 Формируется импульс уровня логической

"1 " (Фиг.2з, момент t< ), которым RSтриггер 9 переводится в положение, при котором на его прямом выходе устанавливается уровень логической 1 (Фиг .2ж,момент t<), îòïèðàæùèé первый ключ 2,второй ключ 3 при этом запирается уровнем логического 0 с инверсного выхода RS-триггера 9.

С этого момента устройство синхронизации кодовой последовательности переходит в режим счета ошибок в канале связи. Этот режим характеризуется тем, что формирователь 11 из так товых: импульсов Формирует сигнал (фиг.2и, интервал -t<), в течение которого подсчитываь тся ошибки, возникающие в канале связи, счетчиком 4.

Информация о количестве ошибок в течение мерного интервала снимается дешифратором 5 и выводится на выход

5 1 555 устройства синхронизации кодовой последовательности.

Если в процессе работы числа ошибок в канале связи возрастает до та5 кой величины, что за время мерного интервала счетчик 4 заполняется полностью, то на его выходе формируется импульс уровня логической "1 " (фиг.2к, момент ), который через элемент

ИЛИ 8 поступает íà R-вход RS-триггера 9, устанавливая его в нулевое состояние (фиг.2ж, момент t ), вследствие чего принудительно обнуляется

Формирователь 11 (фиг.2, момент t6), 15 запирается первый ключ 2 и обнуляется счетчик 4. На инверсном выходе RS- триггера 9 в этот момент уровень логической 1", которым устройство син— хронизации кодовой последовательности 2р переводится в режим поиска синхронного состояния, При установлении синхронного режима устройство синхронизации кодовой последовательности вновь начинает 25 считать ошибки, возникающие в канале связи и т.д

Формула изобретения

Устройство синхронизации кодовой последовательности, содержащее последовательно соединенные регистр сдвига эталонной последовательности и блок сравнения, а также первый и второй ключи, дешифратор, счетчик сиг-35 налов ошибок и элемент ИЛИ, о т л ич а ю щ е е с я тем, что, с целью повышения помехоустойчивости синхронизации, введены последовательно со893 б единенные блок выделения тактовых импульсов, элемент И, селектор импульсов по периоду следования, RSтриггер, формирователь сигнала Вре менной интервал подсчета сигналов ошибок", выход которого подсоединен к обнуляющему входу счетчика сигналов ошибок, а. также блок задержки и Формирователь сигнала установки исходного состояния, выход которого подсое-: динен к первому входу элемента ИЛИ, при этом выход блока выделения тактовых импульсов подсоединен к информационному входу Формирователя сигнала Временной интервал подсчета сигналов ошибок" и тактовому входу блока сравнения, выход которого подсоединен к второму входу элемента

И, выход которого подсоединен к информационным входам первого и второго ключей, прямой выход RS-триггера подсоединен к управляющему входу первого ключа, выход которого подсоединен к информационному входу счетчика сигналов ошибок, соответствующие выходы которого подсоединены к соответствующим входам дешифратора и второму входу элемента ИЛИ, R-вход и инверсный выход RS-триггера подключены соответственно к выходу элемента ИЛИ и управляющему входу второго ключа, выход которого через блок задержки подсоединен к управляющему входу регистра сдвига эталонной последовательности, а второй информационный вход блока сравнения соединен с входом блока выделения тактовых импульсов.

1555893

Подпис но е

Тираж 524

Заказ 565

ВБИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. ч/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101

Редактор М. Бланар

Составитель В. Орлов

Техред N.äèäûê Корректор It.Шароп и