Устройство для преобразования недвоичного кода постоянной суммы

 

Изобретение относится к электросвязи и может использоваться в демодуляторах многопозиционных многоуровневых равномощных сигналов. Под воздействием входного параллельного кодоимпульсного сигнала в узлах 2 оперативной памяти организуется последовательная цепочка из определенного числа регистров сдвига, после чего кодовые комбинации, предварительно записанные в эти регистры, последовательно переписываются через элемент ИЛИ 3 в регистр 4 сдвига, что позволяет упростить устройство. Преобразователи 1 осуществляют преобразование полного двоичного кода в двоичный унитарный код. 1 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСИИХ

РЕСПУБЛИН

„,SU„„557679

Al (51) 5 Н 03 М 7/02 ()ПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21). 4472 .19/24-24

° °

22) 27.06.88

46 15.04.90, Бюл, №- 14 (72) Ю,П.Зубков (53) 621.394.67(088.8) (56) Авторское свидетельство СССР, № 1264224, кл. G 08 С 19/28, !985.

Авторское свидетельство СССР № 982054, кл. G 08 С 19/28, 1981. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

НЕДВОИЧНОГО КОДА ПОСТОЯННОЙ СУ1К4Ы (57) Изобретение относится к электросвязи и может использоваться в демодуляторах многопозиционных многоуровневых равномощных сигналов, Под воздействием входного параллельного кодоимпульсного сигнала в узлах 2 оперативной памяти организуется последовательная цепочка из определенного числа регистров сдвига, после чего кодовые комбинации, предварительно записанные в эти регистры, последовательно переписываются через элементы

ИЛИ 3 в регистр 4 сдвига, что позволяет упростить устройство. Преобразователи 1 осуществляют преобразование полного двоичного кода в двоичный унитарный код. 1 з.п. ф-лы, 4 ил.

1557679

Изобретение относится к электросвязи и может использоваться в демодуляторах многопозиционных многоуровневых равномощных сигналов.

Целью изобретения является упрощение устройства, На фиг.l представлена структурная схема устройства; на фиг.2 — функциональная схема узла оперативной па- )О мяти; на фиг.3 — функциональная схем! ма блока элементов И1 на фиг.4 — функциональная схема блока оперативной памяти .. устройство: содержит (фи г ° ) ) преоб разователи 1 полного двоичного .кода в двоичный. унитарный код, узлы 2 оперативной памяти, элемент ИЛИ 3 и регистр 4, Узел оперативной памяти содержит (фиг,2) блок 5 постоянной памяти, блок 6 элементов И и блоки 7 оператив-. ной памяти, Блок элементов Vi содержит (фиг,3) группу 8 элементов И и формирователь

9 импульсов, Блок оперативной памяти содержит (фиг.4) элемент ИЛИ )О, переключатель

11 и регистр 12 сдвига, На входы устройства параллельно подается комбинация недвоичного кода постоянной суммы, Каждый символ этой комбинации представляется кодовои комбинацией полного двоичного кода, так что множество комбинации исходного кода имеет вид:

11.00.00 300

10.01,00 210

10.00.01 201

01.10.00 120 (1) 40

Ol,.01.01 11:1.

01,00 ° 10 102

00.11 00 030.

00.10.01 021

00.01.10 012 45

00.00.11 003

В скобках приведены те же комбинации недвоичного кеда постоянной суммы (его параметры: значность Н =3, основание М=4, сумма недвоичных символов комбинаций постоянна и равна

С=З), но элементарные символы для наглядности представлены в этой записи не в полном двоичном коде, а в десятичном. Учитывая, что вес лево« символа в комбинации равен 1, второго — 2, третьего (правого) - 3, в устройстве осуществляется преобразование множества (1) в соответствующее множество.

01,0),01

01.01.)0 ))2

Î1.0),11 ),3

01.10 ° 10

0) 10.11 123 (2)

01,11.11 133

10.10 ° 10 222

10,10.11 223

)О ° )) ° 11 233

11.11.11 333 комбинаций. Из рассмотрения (2) следует, что алгоритм функционирования г устройства является по сути обобщенным алгоритмом преобразования двоичных кодов в унитарные коды, в алфави-. те которых используются не только символы "О" и "), но и другие недвоичные символы, в данном случае 2" и 3 б

Преобразователь 1 осуществляет преобразование комбинации входного двоичного полного кода в комбинацию двоичного унитарного кода, Количество его входов а, выходов Б-2 — 1.

Пусть а=2, тогда Б=2 — 1=3, Для входной комбинации 00" на выходах преобразователя 1 сигналы отсутствуют. Для входной комбинации "01" выходная комбинация — "100", для входной комбинации "10" — выходная "110", наконец, воздействие на входы преобразователя,) комбинации "1)" приводит к появлению на его выход зx комбинации ")11".

Блок 7 оперативной памяти (фиг.4) предназначен для включения в цепь регистра 12 сдвига в случае, когда на его управляющий вход воздействует единичный сигнал. В регистре 12 хранится двоичный код числа "Д" ("Д" позиционный номер того узла 2, в состав которого входит данный блок 7, т,е. Д вЂ” номер позиции соответствующего недвоичного символа исходного кода постоянной суммы), Если на управляющий вход переключателя 11 подается единичный сигнал, то входной сигнал блока 7 проходит на его выход через регистр 12, сдвигая комбинацию, хранящуюся в нем, При нулевом управляющем сигнале входной информационный сигнал блока 7 проходит с его входа на выход, минуя регистр 12.

Блок 6 элементов И предназначен для записи двоичного кода числа Д из блока 5 памяти в регистр 12.

Узел 2 оперативной памяти предназначен для преобразования входного

25

1.Устройство для преобразования недв оично го кода постоянной суммы, содержащее узлы оперативной памяти, выходы каждого предыдушего узла оперативной памяти соединены с одноименними информационными входами каждого последующего узла оперативной памяти, выходы последнего узла оперативной . памяти соединены с одноименными входами элемента ИЛИ, и регистр, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены преобразователи кода,.входы и выходы которых соответственно являются входами устройства и соединены с соответствующими управляющими вхо дами одноименных узлов <оперативной

515576 двоичного унитарного кода н последовательность недвоичных (в двоичном коде) символов, длина которой определяется несом комбинации унитарного кода, а двоичный код символа — двоич5 ным кодом числа "Д", Узел. 24 Д=1-А порождает последовательность символов "Д", представленных в двоичном коде. Например, если на управляющие входы узла 2 подается нулевая кодовая. комбинация, то комбинация с информационных входов узла 2 без изменения проходит на выход узла 2. Для управляющей комбинации "100" н блоке 7 между его информационными входами и выходами включается регистр 12 с двоичным кодом числа "g блоки 7 и 7 закорочены, тем самым перед входной комбинацией данного узла 2 20 добавляется своя комбинация. В случае присутствия на управляющих входах узла 2 комбинации "!10" в двух блоках

7 и 72 включаются регистры 12 с двоичным кодом числа Д, блок 7

1 . 2

1t и

I закорочен. При поступлении на информационные входы узла 2 информации на его выход она поступит после этих двух кодовых комбинаций. Наконец, при управляющей комбинации "11!" в узле 2 между его входами и выходами включается три регистра 12 с двоичным кодом числа "Д .

Узел 2 работает следующим образом, Ч

Пусть на управляющие входы узла 2 подается двоичная кодовая комбинация унитарного кода "100" (В=3). Единичный сигнал подается на управляющие входы блоков 6 и 7 ° Под воздействи 4 ем этого сигналя переключатель 1! подключит вход регистра 12 к выходу элемента HJIH 10, блок 6., пропустит выходные потенциалы блока 5 иа параллельные входы регистра !2 блока 7, 45

11осле заполп нания KQUQBofi комбинации в регистре 12 блок 6, отключит блок

5 памяти от блока 7, Так как на

1 блоки 7 и 7 подаются нулевые з управляющие сигналы, они закорочены.

Таким образом, между входом и выходом узла 2 включен регистр 12 блока 7 с двоичным кодом числа "Д", Постуйающая на информационные входы узла 2 кодовая комбинация проходит .на его 55 выход после кодовой комбинации регистра 12 блока 7,, Устройство работает следующим образом.

Пусть число входов преобразователя 1 а=2, число преобразователей

1 А=3 (определяется значностью исходного кода). Предположим, что на входы устройства поступает двоичная кодовая комбинация, соответствующая кодсзой комбинации недвоичного кода постоянной суммы вида 00,00.11, Эта комбинация параллельно подается на преобразователи 1, — 1 . На ныходах преобразователей 1, и 1 формируются нулевые трехзначные комбинации, На выходах преобразователя 1 — комбинация "111" °

Выходные нулевые кодовые комбинации преобразователей 1, и не изменяют исходного состояния узлов 3 и 22. На управляющие входы последнего узла 29 подается кодовая комбинация

"111", вследствие чего между входами и выходами данного узла 2 включаются три регистра 1? сдвига, в каждый из которых записана двоичная кодовая комбинация "11 (Д=9).

После этого осуществляется считывание трех (С=3) двоичных двухразрядных кодовых комбинаций (она определяется наибольшей целой частью двоичного логарифма от величины А) из составного регистра — 11.! 11. Эта искомая комбинация через элел. нт ИЛИ 3 записывается н регистр 4, из которого считывается íà не ход устройства.

После этого с входов устройства снимается исходная комбинация и устройство готово к преобразованию следующей комбинации.

Фор мул аизобретени я

57679

Составитель М,Никуленков

Техред A.Êðàâ÷óê Корректор В.Гирняк

Редактор О.Спесивых

Подписное

Тираж 655

Заказ 724

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

7 15 памятгг„ выход элемента ИЛИ соединен с входом регистра,, - 2.Устройство по и.1, о т л и— ч а ю щ е е с я тем, что каждый узел оперативной памяти содержит блоки оперативной памяти, блоки элементов И и блок постоянной памяти, выходы которого соединены с соответствующими информационными входами блоков элементов И, выходьг соединены с соответствующими первыми ипформационныии входами одноименных блоков оперативной памяти, выходы каждого предыдущего блока оперативной памяти соединены с одноименными вторыми информационными входами каждого после" дующего блока оперативной памяти, 5 вторые информационные входы первого блока оперативной памяти являются информационными входами узла оперативной памяти, управляющие входы блоков оперативной памяти объединены с управляющими входами одноименных блоков элементов И и являются управляющими входами узла оперативной памяти, выходы последнего блока оперативной памяти являются выходами узла оперативной памяти,