Устройство управления блоками памяти

 

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств управления блоками памяти, используемых в составе процессора цифровой вычислительной машины. Цель изобретения - повышение быстродействия устройства. Устройство содержит регистр 1 номера блока, схему 2 сравнения, дешифратор 3, элемент ИЛИ 4, элемент И-НЕ 5, первый 6, второй 7 элементы И, регистр 8 адреса, группу 9 элементов И по числу управляемых блоков памяти, первую группу 10 элементов ИЛИ, регистр 11 информации, элемент НЕ 12, синхронизатор 13, включающий триггер 14 и элемент 15 задержки, первую группу триггеров 16, вторую группу триггеров 17, вторую группу 18 элементов ИЛИ. Устройство обеспечивает возможность смены адреса и сигнала записи-чтения сразу после приема им сигнала обращения. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111

А1 (gg)g G 06 F 12/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И OTHPbtTHRM

ПРИ ГКНТ СССР

Н А ВТ0РСНОМУ СВИДЕТЕЛЬСТВУ (21) 4456302/24-24 (22) 06.07.88 (46) 07.05.90. Бюл. ¹ 17 (72) В.А. Андреев, Н.H. Кляцов и Н.З. Хатипов (53) 681.325(088.8) (56) Авторское свидетельство СССР № 947866, кл. G 06 F 13/00, 1980.

Авторское свидетельство СССР № 1298799, кл. С 06 С 7/00, 1985. (54) УСТРОЙСТВО УПРАВЛЕНИЯ БЛОКАМИ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке устройств управления блоками памяти, используемых в составе процессора цифровой вы2 числительной машины. Цель изобретения — повьш ение быстродействия устройства. Устройство содержит регистр

1 номера блока, схемы 2 сравнения, дешифратор 3, элемент ИЛИ 4, элемент

И-НЕ 5, первый 6, второй 7 элементы

И, регистр 8 адреса, группу. 9 элементов И по числу управляемых блоков памяти, первую группу 10 элементов ИЛИ, регистр 11 информации, элемент HE 12, синхронизатор 13, включающий триггер

14 и элемент 15 задержки, первую группу триггеров 16, вторую группу триггеров 17, вторую группу 18 элементов ИЛИ, Устройство обеспечивает возможность смены адреса и сигнала записи-чтения сразу после приема им сигнала обращения. 3 ил.

1562920

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств управления блоками памяти, используемых в составе процессора цифровой вычислительной машины.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема устройства.; на фиг. 2 схема регистра адреса; на фиг. 3— временная диаграмма работы устройства.

Устройство содержит регистр номера блока 1, схему 2 сравнения, дешиф- I5 ратор 3, эдемент И!!М 4, элемент И-НЕ

5, первый 6 и второй i элементы И, регистры 8 адрес;-, группы 9 элементов И по числу управляемых блоков памяти, первую гру»пу 10 элементов 20

ИЛИ, регистр i! информации, элемент

HE 12, синхронизатор 13, включающий триггер 14 и элемент 15 задержки, первую группу триггеров 16, вторую группу триггеров 17, вторую группу 18 25 элементов ИЛИ. Первый 1 9 и второй 20 адресные входы устройства, входы 21 . сигнала записи-чтения, вход 22 сигнала обращения, вход 23 общего сброса устройства. Выход 24 сигнала занято- 30 сти, информационный выход 25 устройства и по количеству блоков памяти выходы 26 адресные и записи-чтения, выходы 27 сигналов обращения и информационный вход 28 устройства от соответствующих блбков памяти (не по35 казаны) .

Регистр 8 адреса (фиг,2) в каждом разряде содержит RS-триггер 29 с входной логикой, выполненной на элементах И-HE 30 и 31 . Причем вход первого элемента И-НЕ 30 является инФормационным входом регистра 8, а выход соединен с установочным входом ($-входом) RS-триггера 29 и первым 45 входом второго элемента И-HE 31. Выход второго элемента И-HE 31 соединен с входом броса RS-триггера 29.

Вторые входы элементов И-HE 30 и 31, всех разрядов регистров регистра 8 объединены и соединены через элемент

НЕ 32 с входом запрета приема регистра 8.

Перед началом работы устройство приводится в исходное положение по55 дачей на вход 23 сигнала сброса, который с входа 23 поступает на входы сброса триггеров 16 н триггер 14 синхронизатора 3. Триггера 17 приводятся в исходное состояние сигналом логического нуля, поступающего с выхода элемента 15 задержки синхронизатора 13 на входы сброса триггеров

l7. Так как синхронизатор 13 находится в исходном состоянии, то с его выходов через последовательно соединенные элементы ИЛИ 4 и И-HE 5 на шину 24 выдается сигнал высокого уровня, оповещающий, например, процессор о том, что блоки памяти свободны и ему разрешается с ними работать (процессор и блоки памяти не показаны).

Устройство работает следующим образомм.

На первый адресный вход 19 подается код адреса, определяющий номер блока памяти, к которому производится обращение. На второй адресный вход

20 подается адрес ячейки блока памяти, а по шине 21 — сигнал записи или чтения (высокий или низкий уровень сигнала). Затем по входу 22 подают сигнал обращения на второй вход элемента И 6. Так как синхронизатор

13 находится в исходном состоянии, то сигналами с его выхода через элемент ИЛИ 4 н элемент И-HE 5 элемент И 6 d ã-, крыт по первому входу. По третьему входу элемент И 6 открыт сигналом с инверсного выхода триггера !4 синхронизатора I 3. Сигнал обращения с шины 22 проходит через элемент И 6 на стробирующий вход дешифратора 3.

В зависимости от кода, поступаю щего с шины 19 на информационные входы дешифратора 3, на одном из erq выходов вырабатывается сигнал низкого уровня, который устанавливает соответствующий триггер 16 и через элемент И 7 триггер 14 синхронизатора

13. При запуске триггера 14 синхронизатора 13 сигнал с его инверсного выхода блокирует элемент И 6, обеспечивая надежную защиту устройства от преждевременного повторного обращения к нему. Кроме того, передним Фронтом сигнала с прямого выхода триггера

14 производится прием кода. адреса с шины 19 в регистр номера блока 1.

При этом на схеме 2 сравнения происходит сравнение кодов, поступающих с шины 19 и выхода регистра номера блока I и на ее выходе вырабатывается сигнал высокого уровня, поступающий на первый вход элемента И-НЕ 5.

1562920 входу. Соответственно на шину 24 в, процессор не выдается сигнал о приеме от него обращения к памяти. Это обеспечивает надежную работу устройства и не требует жесткой синхрони5 зации с процессором. При повторном обращении к одному и тому же блоку памяти на схеме 2 сравнения произойдет сравнение кодов с ее выхода Hà 10 второй вход элемента И-НЕ 5 пос- тупает сигнал логической единицы (Фиг.З). Так как синхронизатор не окончил работу, то через элемент ИЛИ

4 на вход элемента И-HE 5 также поступает сигнал логической единицы.

При этом элемент И б закрыт по первому входу, а на шину.24 выдается сигнал занятости блоков памяти.

Сигнал занятости снимается только после полной отработки синхронизатором временной диаграммы.

В режиме записи в устройство данные могут подаваться через последо- 25 вательно соединенные буферный и входной регистры (не показано) . При этом сигналы управления регистрами снимаются с выхода триггера 14 и элемента 15 задержки синхронизатора 13.

Ф о р м у л а и з о б р е т е.н и я

Устройство управления блоками памяти, содержащее регистр номера блока, регистр информации, схему сравне35 ния, дешифратор, первый и второй элементы И,- элемент И-НЕ, первую группу элементов ИЛИ, N регистров адреса и

Б групп элементов И (N — количест40 во подключаемых к устройству блоков памяти), синхронизатор, включающий триггер и элемент задержки, причем прямой выход триггера синхронизатора соединен с входом элемента задержки, первый адресный вход устройства соединен с информационными входами

t регистра номера блока, дешифратора и. первым входом схемы сравнения, второй вход которой соединен с выходом регистра номера блока, выход схемы сравнения соединен с первым входом элемента И-НЕ, выход которого соединен с первым входом первого элемента И и является выходом занятости устройства, второй вход первого элемента И соединен с входом обращения устройства, выход первого элемента И соединен с входом стробирования дешифратора, первые инФормационные входы всех регистров адреса соединеньг с вторым адресным входом устройства, вход записи-чтения которого соединен с вторыми информационными входами всех регистров адреса, выходы которых являются выходами адреса и записичтения устройства для подключения к одноименным входам соответствующих блоков памяти, К-й инФормационный вход устройства (К = 1, N) соединен с первыми входами элементов И К-й группы, выходы элементов И всех групп соединены с соответствующими входами элементов ИЛИ первой группы, выходы которых соединены с информационными входами регистра информации, выход которого является информационным выходом устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия, в него введены элемент ИЛИ, первая и вторая группы триггеров, вторая группа элементов

ИЛИ, элемент НЕ, причем вход общего сброса устройства соединен с входом сброса триггера синхронизатора и первыми входами сброса триггеров первой группы, входы установки которых соединены с соответствующими разрядами выхода дешифратора и входами второго элемента И, выход которого соединен с входом установки триггера синхронизатора, информационный вход триггера синхронизатора соединен с входом логического нуля устройства, а синхровход — с выходом элемента задержки, входом элемента НЕ, входами сброса триггеров второй группы и первым входом элемента ИЛИ, второй вход которого соединен с входом записи регистра номера блока и прямым выходом триггера синхронизатора, инверсный выход которого соединен с третьим входом первого элемента И и синхровходами всех триггеров второй группы, информационные входы которых соединены с прямыми выходами соответствующих триггеров первой группы и первыми входами соответствующих элементов ИЛИ второй группы, выход К-го элемента ИЛИ второй группы (К = 1, Х) соединен с входом запрета приема К-ro регистра адреса и является К-м выходом обращения устройства, прямой выход К-ro триггера второй группы соединен с вторым входом К-го элемента ИЛИ второй группы и вторыми входами элементов И К-й группы, выход

5 . 15629

На его втором входе сигнал также имеет высокий уровень, так как синхронизатор 13 запущен.

На выходе элемента И-НЕ 5 вырабаS тывается сигнал низкого уровня, который закрывает элемент И 6 по первому входу, а по шине 24 оповещает процесор о приеме от него сигнала обращения и занятости блоков памяти. При этом 10 процессор (не показан) может снять сигнал обращения и начать Формирование нового кода адреса .

При отсутствии сигнала запрета приема на входе регистра 8 адреса с выхода элемента НЕ 32 выдается сигнал высокого уровня логической единицы, который открывает элементы И-НЕ 30 и

31 по второму входу. При этом адрес с шины 20 и сигнал записи-чте- 20 ния с шины 21 проходят через элементы

И-НЕ 30 íà S-входы, а через элементы

И-НЕ 30 и 31 — íà R-входы RS-триггеров 29 регистра 8. Триггера 29 регистра 8 повторяют код, поступающий 25 на вход регистра 8, который с их выходов поступает на соответствующий выход 26 устройства и далее на адресный вход и вход записи-чтения соответствующего блока памяти. 30

При запуске триггера 16 сигнал с егр прямого выхода поступает на инФормационный вход триггера 17, а через элемент ИЛИ 18 — на вход запрета приема регистра 8 адреса. При этом

35 сигнал с выхода элемента НЕ 32 меняет свое значение и закрывает элементы И-НЕ 30 и 31 по второму входу, Фиксируя значение кода адреса и сигнал записи-чтения в триггерах 29 ре- 40 гистра 8 и запрещая их изменение при изменении кода адреса на шине 20 и сигнала записи-чтения на шине 21, Кроме того, сигнал с выхода элемента ИЛИ 18 поступает на выход 27 и 45 далее на вход обращения соответствующего блока памяти.

При запуске триггера 14 синхронизатора ) 3 сигнал с его прямого выхода поступает на вход элемента 1 5 задерж-. ки. Время задержки на нем выбрано примерно равным половине времени выборки (записи). Сигнал с выхода элемента 1 5 задержки поступает на синхровход триггера 14, информационный вход которого соединен с нулевой шиной.

Передним фронтом сигнала с выхода эле.мента 15 задержки триггер 14 сбрасывается и открывает элемент Vi 6. При

20 6 этом синхронизатор 13 готов для приеема следующего сигнала обращения.

При появлении на выходе элемента

l 5 задержки сигнала (логическая единица) прекращается сброс триггеров

17. Передним фронтом сигнала с инверсного выхода триггера 14 синхронизатора 13 производится прием кода в триггер l 7 из триггера 1 6. Из возбужденного триггера 16 в триггер 17 принимается логическая единица, при этом с инверсного выхода триггера 17 поступает сигнал логического нуля на сброс RS-триггера 16. При сбросе триггера 16 сигнал обращения на шину 27 и сигнал запрета приема в регистр 8

Формируется далее по длительности от сигнала, поступающего с прямого выхода триггера 1 7 на второй вход элемента ИЛИ 18. Одновременно этот же сигнал с прямого выхода триггера 17 поступает на вторые входы элементов И соответствующей группы 9 и открывает их для прохождения с шины 28 считанной информации из возбужденного блока памяти на входы элементов ИЛИ группы

10. С их выхода считанные данные поступают на информационные входы регистра 11 информации.

Задним фронтом сигнала с выхода элемента НЕ 12 прсизводится прием данных в регистр 11 и передача их на шину 25 устройства °

Подача на устройство нового значения адреса возможна после установки триггера 14 синхронизатора 13. Одновременно при этом блокируется изменение кода адреса в возбужденном регистре адреса установкой соответствующего триггера 16. При подаче нового кода адреса к другому блоку памяти на схеме 2 сравнения не происходит и на выходе этой схемы вырабатывается сигнал логического нуля, который через элемент И-НЕ 5 открывает по первому входу элемент И 6 и выдает сигнал IIo шине 24 о незанятости соответствующего блока памяти, т.е. разрешение на обращение к устройству со стороны, например, процессора. Однако при выставлении процессором сигнала обращения иа шину 22 устройства последнее воспримет этот сигнал только после отработки временного интервала элементом 15 задержки и сбросом соответственно триггера 14 синхронизатора .3 (Фиг.З), сигнал с которого открывает элемент И 6 по третьему

9 1562920 10 элемента НЕ соединен с вхо входом записи та ИЛИ соединен с вторым входом элерегистра информации, а выход элемен- мента И†HF

8seud у-т жде

Редактор Н. Рогулич

Заказ 1065 Тираж 558 Подписное

БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина 101

Оф70Щ 22

Адрес

ZO 1У

Тй 14

Вмх ОМ

Жращея

bus /И прощен

bared Z$

Составитель A . .Иванов

Техред Л. Серд окова Коррек тор Н. Рев ская