Устройство для контроля делителя по модулю

 

Изобретение относится к вычислительной технике и может быть использовано при построении динамических систем. Цель изобретения - повышение достоверности контроля. Устройство содержит регистры 5, 7, куда записываются контрольные разряды делимого и делителя соответственно, формирователи 10, 12 вычетов по модулю, один из которых свертывает параллельный код, а другой - последовательный, группу 11 элементов И, умножители 13, 17, сумматоры 14, 16, счетчик 18 по модулю, блок 19 сравнения. Устройство последовательно контролирует процесс деления, происходящий в контролируемом делителе 1, и обнаруживает ошибку в момент появления, а не по окончании операции деления. 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (.51) 5 С Об Р 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4357383/24-24 (22) 05. 01. 88 (46) 23.05.90. Бюл. 1» 19 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.E ° Золотовский и P.Â,Êîðîáêîâ (53) 681,3(088.8) (56) Авторское свидетельство СССР

М - 112431?, кл. C 06 Р 11/00, 1982.

Сиолов В.Б. и др. Специализированные ЦВМ. — М.: Высшая школа, 1981, с. 227, рис. 8.6. (P4) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕЛИТЕЛЯ

ПО МОДУЛЮ (57) Изобретение относится к вычислительной технике и может быть исполь„.80„„1566352 А1

2 зовано при построении динамических систем. Цель изобретения — повышение достоверности контроля. Устройство содержит регистры 5,7, куда записываются контрольные разряды делимого и делителя соответственно, формирователи 10,12 вычетов по модулю, один из которых свертывает параллельный код, а другой — последовательный, группу 11 элементов И, умножители 13, 17, сумматоры 14,16, счетчик 18 по модулю, блок 19 сравнения. Устройство последовательно контролирует процесс деления, происходящий в контролируемом делителе 1, и обнаруживает ошибку в момент появления, а не по окончании операции деления. 4 ил.

1566352

Изобретение относится к вычислительной технике и может быть использовано при построении диагностических систем.

Целью изобретения является повышение достоверности контроля устрой5Î ства.

На фиг. 1 показана функциональная схема устройства, на фиг. 2 - функци- 1О ональная схема контролируемого делителя; на фиг. 3 и 4 — варианты функциональных схем первого сумматора и второго формирователя вычетов по модулю (три).

ffa фиг. 1 обозначены контролируемый делитель 1 (не входит в состав устройства), информационный вход 2 контролируемого делителя 1, вход 3

KcHTpoJmHbrx разрядов устройства вый тактовый вход 4 устройства, первый регистр 5, второй тактовый вход 6 устройства, второй регистр 7, четвертый тактовый вход 8 контролируемого делителя 1, третий тактовый вход 25

9 устройства, первый формирователь

10 вычетов по модулю, группа 11 элементов И, второй формирователь 12 вычетов по модулю, первый умножитель

13, второй сумматор 14, вход 15 задания кода модуля устройства, первый сумматор 16, второй умножитель 17, счетчик 18 по модулю, блок 19 сравнения, выход 20 результата контролируемого делителя 1, выход 21 контрольных разрядов устройства и выход 22 неисправности устройства.

Контролируемый делитель 1 (фиг.2) содержит первый и второй регистры 23 и 24, группу 25 элементов ИС10ПОЧА10ЩЕЕ

KIH, сумматор 26, третий регистр 27, выход 28 остатка и выход 29 очередного разряда частного.

Сумматор 16 (фиг. 3) содержит элементы И-KIH 30-33, входы 34-39 и выходы 40 и 41.

Второй формирователь вычетов по модулю три (фиг. 4) содержит элементы И-ШВ1 42 и 43, триггеры 44 и 45, вход 46 и выходы 47 и 48.

Формирователь 10 сворачивают по модулю параллельный код остатка. Формирователь 12 является накапливающим сумматором по модулю для свертки последовательного кода. Сумматоры 14

55 и 16 являются сумматорами по модулю, умножители 13 и 17 — умножителями по модулю. На вход 15 устройства поступает код, равный дополнению вычета если 0,(0

20 +Y, 1

0 (+1

20; +Y+1, если 0; 0

1, если О, 0

57. = р

О, если 0(0 где 0, — текущее значение остатка;

ЛЕ, — i-й разряд частного.

При контроле по модулю три счетчик

18 можно представить в виде триггера со счетным входом, который в начале работы ставится в нулевое состояние.

При контроле используется следующее положение:

Выч. О, +(Выч, Z ° Выч, Y)modR+

+sign0, (Выч.У+Доп.Выч. 2" )J modR=

= (Выч. 2 Вьи. Х) modR, где Выч..А - вьиет числа А по модулю;

Sign O; — знаковый разряд текущего остатка, при R=Ç это уравнение упрощается.

Если для представления чисел используется четное число разрядов и+1 (и значащих и один знаковый), то (Вьи .О, +(Выч.Е, ° Выч.Y)m3+sцпО, сыч. Y+1)АЗ)m3=(oL Выч. Х) вЗ, 2, где п — разрядность операнда

fl+ L делителя 1.

Устройство работает следующим образом, Одновременно с подачей делимого Х на информационный вход контролируемого делителя 1 на вход 3 контрольных разрядов устройства поступают контрольные разряды делимого (вычет) и записываются по сигналу С1 на первый регистр 5. При подаче на информационный вход контролируемого делителя 1 делителя 7 на вход 3 устройства поступают контрольные разряды делителя (вычет) и по сигналу С2 записываются во второй регистр 7.

С выхода остатка контролируемого делителя считывается код остатка О„ и поступает на первый формирователь

10 вычетов по модулю. При этом знак остатка подключается и к вторым входам элементов И группы 11. Очередной разряд частного ЬК с выхода контролируемого делителя 1 поступает на вход второго формирователя 12 вычетов по модулю, где происходит формирование текущих контрольных разрядов (вычетов) частного.

Деление в контролируемом делителе

1 осуществляется по обычному алгоритму:

1566352

45 где 1 — номер цикла деления;

1, если i — нечетное 2, если i — четное.

В соответствии с произведенным ал5 оритмом и работает устройство. Перед началом деления в делитель 1 загружаются операнды Х и Y. Их вычеты записываются в регистры 5 и 7. В каждом цикле деления в последовательном Аормиро-fp вателе 12 Аормируется вычет текущего значения частного. В параллельном Аормирователе 10. Аормируется вычет текущего остатка. С помощью умножителя l3 сумматоров 14 и 16 и элементов И груп-15 пы 11 формируется левая часть алгорит— ма контроля. С помощью счетчика l8 и умножителя 17 Аормируется правая часть алгоритма контроля. Блок 19 сравнивает их на равенство и вырабатывет сиг20 нал неисправности.

Пример. Пусть X=0,0101111;

Y=0,1001111 °

Первый шаг (i=1). В делителе выполняется операция

X=00 0101111; Выч. Х=2; Выч. Y=i;

-7=11,01 l0001; Z=O; Выч, Е„=О;

0 =11, 1100000; Выч. О, =0.

В соответствии с алгоритмом имеем (О+(О 1)+1(f+f)jm3=(1 2)|пЗ; 2=2.

Результат верен.

Второй шаг (ia 2) .

Сдвиг О < — 11, 1000000; Z =О, 1;

Выч. Z =1;

Y — 00 1001111; В. . О,=О; 35 о, — оо,оо. (О+(1" f )+Ogm3=(Z 2)m3; f =1.

Третий шаг.

Сдвиг Π— 00 0011110;

-Y — 11 0110001; 2 В=101

Вььь. 2 ь=21

Π— 11,1!)0111; Выч О =1

Г1+(2-1)+(1+1) ) m3=(1 ° 2)m3; 2=2.

Четвертый шаг.

Сдвиг О> i1 0011110 Z4 100;

Выч. Z4-1;

Y — 00 1001111; В . О,=1;

О, — 11,1101101. (1+(1 ° 1)+2)тЗ=(2.2)m3; 1=1.

6

Y — 11 0110001; Вьи.Oa = О;

O — ОО,OOOOO11.

10+(1 f )+Oj шЗ=(2 ° 2)тЗ; 1=1.

Седьмой шаг.

Сдвиг Π— 00,000011; Z 7=100110;

В»и. 7.7=2;

)1 Bb& °

07 -1 1,01 101 1 1 ° (1+ (2 1) +1 (1+1)) тЗ=(1 ° 2) m3; 2=2.

Восьмой шаг.

Сдвиг 07 — 10,1.f01110; Z =1001100;

Вьи. Z>-1;

Y — 00,1001111; Выч. 0 =f

0 — l 1,0111101. (1+ (1 - 1 ) + 1 (1+ l )1 mÇ= (2 2) mÇ;. 1 = 1 .

Результат Z=O f()01100 верен, Пусть из-за отказа элемента на выходе .суммы пятого разряда справа сумматора 26 постоянно генерируется ноль.

Цепи переноса исправны. Тогда в шагах

1 — 6 правильность работы устройства не нарушается (в указанном разряде тп должен быть ноль), а в седьмом шаге сдвиг Oь — 00,0000110; Z =100110;

Выч. Z7=2; -Y — 11 0110001; Выч.О =О;

07 — 11,0100111 имеем (О+(2.1)+1(1+1)) гпЗ (1 ° 2)тпЗ; 1ф2.

Ошибка в вычислениях обнаруживается тотчас по появлении, а не в конце операции деленИя, что позволяет повысить достоверность контроля.

Формула изобретения

Устройство для контроля делителя по модулю, содержащее два регистра, два формирователя вьиетов по модулю, первый сумматор, первый умножитель и блок сравнения, причем информационные входы первого и второго регистров соединены с входом контрольных разрядов устройства, инАормационный вход первого формирователя вычетов по модулю является первым информационным входом устройства для подключения к выходу остатка контролируемого делителя, информационный вход второго Аормирователя вычетов по модулю является вторым информационным входом устройстZ =1001;

Выч. О =2;

2= 2.

Z =10011.;

Пятый шаг.

Сдвиг О - 11,1.011010;

Выч. Z -О, -2 — OO 1001111;

Π— ОО,О101ОО1. (2+ (0 ° 1) +0).m3= (1 2) тпЗ;

Шестой шаг.

Сдвиг О - 00,1010010;

Вьие Zg 1 у ва для подключения к выходу х-го разряда частного контролируемогоделителя, выхода первого и второгоАормирователей вычетов по модулю соединены с первыми информационными входами первого сумматора и первого умножителя соответственно, выход второго регистра соединен с вторым инАормационным входом первого умножителя, выход результата

1566352 которого соединен с вторым информационным входом первого сумматора, выход результата которого соединен с первым информационным входом блока сравнения, выход которого является выхо5 дом неисправности устройства, тактовые входы первого и второго регистров являются первым и вторым тактовыми входами устройства для подключения к первому и второму тактовым входам контролируемого делителя, выход второго формирователя вычетов по модулю является выходом контрольных разрядов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля устройства, в него введены второй сумматор, второй умножитель, счетчик по модулю и группа элементов И, причем выход второго регист. 2О ра соединен с первым информационным входом второго сумматора, первые входы элементов И группы соединены с соответствующими разрядами выхода результата второго сумматора, вторые входы элементов И группы подключены к знаковому разряду первого информационного входа устройства, выходы элементов И группы соединены с соответствующими разрядами третьего информационного входа первого сумматора, выходы первого регистра и счетчика по модулю соединены соответственно с первым и вторым информационными входами второго умножителя, выход результата которого соединен с вторым информационным входом блока сравнения, второй информационный вход второго сумматора является входом задания кода модуля устройства, тактовый вход счетчика по модулю является третьим тактовым входом устройства для подключения к третьему тактовому входу контролируемого делителя, четвертый тактовый вход которого является четвертым тактоВым входом устройства.

1566352

Составитель В.Гречнев

Редактор О.Юрковецкая Техред П.олийнык Корректор С.Шевкун

Заказ 1222 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101