Функциональный преобразователь

 

Изобретение относится к вычислительной технике и может быть использовано в ЭВМ в качестве сопропроцессора для вычисления произвольных функций или как самостоятельное устройство в системах цифрового автоматического управления. Целью изобретения является расширение функциональных возможностей преобразователя за счет дополнительного вычисления обратной функции. Функциональный преобразователь содержит регистр аргумента, информационным входом которого является информационный вход преобразователя, а синхронизирующим входом - вход запуска преобразователя, триггер, три элемента И, регистр нижней границы, регистр верхней границы, сумматор, две схемы сравнения, регистр последовательных приближений, два блока памяти, два триггера, элемент ИЛИ, четыре мультиплексора, триггер выбора режима работы. В преобразователе реализуется хранение таблиц аргументов и соответствующих им значений функции, доступ к которым с использованием бинарного поиска обеспечивает табличное вычисление либо прямой, либо обратной ей функции (в зависимости от выбора таблицы). 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК (5g)g С 06 Г //544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ П(НТ СССР

1 (21) 4471442/24-24 (22) 09,08,88 (46) 23.08.90, Бюл. 11 31 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) В,И, Корнейчук, В.П. Сидоренко, A.П. Марковский и E.À. Маслянчук (53) 681.325 (088.8) (56) Авторское свидетельство СССР

11 - 1027732, кл. G 06 Р 15/31, 1983.

Авторское свидетельство СССР

11 - 1508207, кл. G 06 F 7/544, 1988 (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной,технике и может быть использовано н ЭВМ в качестве сопроцессора для вычисления произвольных функций или как самостоятельное уст-! ройство в системах цифрового автоматического управления. Целью изобретения является расширение функциоИзобретение относится к вычислительной технике, в частности к устройствам вычисления функций, и может быть использовано и ЭВМ н качестве сопроцессора для вычисления произвольных функций или как самостоятель. ное устройство в системах цифрового автоматического управления.

Цель изобретения — р,.сширение функциональных возможностей за счет дополнительного вычисления обратной функции, „„SU„„15 500 А 1 нальных возможностей преобразователя за счет дополнительного вычисления обратной функции. Функциональный преобразователь содержит регистр аргумента, информационным нх дом которого является информационный нход преобразователя, а синхронизирующим входом — вход запуска преобразователя, триггер, три элемента И, регистр нижней границы, регистр верхней границы, сумматор, дне схемы сравнения, регистр последовательных приближений, дна блоха памяти, два триггера, элемент ИЛИ, четыре мультиплек— сора, триггер ныбора режима работы.

В преобразователе реализуется хранение таблиц аргументов и соответствующих им значений функции, доступ к которым с использованием бинарного поиска обеспечивает табличное вычисление либо прямой, либо обратной ей функции (в зависимости от выбора таблицы). 1 ил.

На чертеже представлена блок-с.;е-. ма преобразователя.

Преобразователь содержит регистр

I аргумента, вход 2 аргумента, вход

3 запуска, триггер 4, элемент И 5, регистры нижней 6 и верхней 7 границ, сумматор 8, схему 9 сравнения регистр 10 последонательных приближений, блоки ll и 12 памяти, триггер

13, схему 14 сравнения, элемент И 15 элемент ИЛИ 16, элемент И 17, мультиплексоры 18 и 19, сигнальный выход

20, мультиплексоры 21 и 22, выход

23 результата, триггер 24 режима, входы 25 и 26 задания режима, вход

27 тактовых импульсов, выход 28 элемента И 5, элемент 29 задержки и выход 30 элемента задержки.

Функциональный преобразователь работает следующим образом.

В исходном состоянии в блоке 11 памяти записаны дискретные значения аргумента, а в блоке 21 памяти соответствующие им значения функции. Триггер 4 находится в нулевом состоянии, все разряды регистра 6 нижней границы — в нулевом состоянии, все разряды регистра 7 верхней границы — в единичном.

При необходимости вычисления функции от заданного аргумента, »а вход 25 устройства годается единич— ный потенциал„ по которому устанавливается в "1" триггер 24 выбора режима работы, единичный потенциал с прямого выхода которого подключает посредством мультиплексора 21 выходы блока 11 памяти к входам схемы

14 сравнения, а также посредством мультиплексора 18 — выход элемента

И 5 к входу разрешения чтения блока

11 памяти, Кроме того, нулевой потенциал с инверсного выхода триггера 24 обеспечивает подключение через мультиплексор 19 выхода элемента HJiH 16 к входу блока !2 памяти, а через мультиплексор 22 — выходов блока памяти к выходам 23 результата.

Одновременно на информационный вход 2 подается код аргумента, а на вход 3 запуска подается сигнал, по которому производится запись кода аргумента на регистр 1 аргумента установка триггера 4 в едипи тно;-: состояние, сигнал с прямого выхода которого открывает элемент И 5 для прохождения синхронизирующих импуль-. сов с тактового входа 27 на регистр

10 последовательных приближений, триггер 13, вход мультиплексора 18, а через последний — на вход первого блока 11 памяти, а также на элемент

29 задержки., с выхода 30 которого синхроимпульсы поступают на регистры нижней 6 и верхней 7 границ, Под действием серии синхроимлульсов среди кодов, хранящихся в блоке 11 памяти, реализуется поиск ближайшего меньшего к аргументу числа, зафиксированного на регистре 1 аргумента. Указанный поиск осуществляется последовательньм выделением интервала, заключающего в себе искомый код, причем на каждом шаге величина указанного интервала уменьшается вдвое. Адреса, по которым хранятся в блоке 11 памяти верхняя и нижняя границы интервала, фиксируются соответственно на регистрах 6 и 7. В каждом такте адреса с указанных регистров 6 и 7 поступают на входы сумматора 8, код с выхода которого со сдвигом на один разряд в сторону младших разрядов фиксируется на регистре 10 последовательных приближений, Код аргумента, считанный с блока ll памяти, поступает через мультиплексор 21 на схему 14 сравнения, где сравнивается с кодом аргумента, заданного на регистре l, Если считанный код "овпадает с кодом поступившего аргумента, то на выходе признака равенства схемы 14 сравнения формируется единич25 ный сигнал, который свидетельствует о том, что искомое ближайшее найдено, а его адрес зафиксирован на регистре 10 последовательных приближений.

Если считанный код меньше кода поступившего аргумента (на выходе признака неравенства схемы 14 сравнения при этом формируется нулевой сигнал), то искомый, ближайший меньший к заданному код хранится в интервале адресов, зафиксированных на регистрах 7 и 10, а в противном случае — на регистрах 10 и 6. Соотьетственно, в первом случае триггер.

13 устанавливается в О и производится прием информации из регистра

10 ла регистр 6 нижней границы, а во з".ором — триггер 13 устал-вливается ь "1" и ло сигналу с его прямого вы:-.,д информация из регистра 10 записывается.на регистр 7 верхней грани ;ы, причем переключение триггера 13 осуществляется по заднему фронту силхроимпульса, а запись информации в регистры 6 или 7 реализуется по заднему фронту сдвинутого синхроимпульса.

Описанная процедура повторяется до тех пор, пока на выходе признака равенства схемы 14 сравнения не будет сформирован сигнал, единичного уровня, либо код на выходе сумматора

8 не сравняется.с содержимым регистра 6 нижней границы, т.е. пока на

5 15 выходе cxehz«I 9 срав««е««««я, либо на выходе признака равенства схемы 14

1 сравне««ия не появится единичный сигнал, который через элементы И 15 и

17 соответственно поступает на входы элемента ИЛИ 16, который инициирует считывание из блока 12 памяти на его выходы, а следовательно, и на выходы

23 результата через мультиплексор

22 кода значения функции, соответствующего аргументу из блока 11 памяти, т.е. равному или ближайшему меньшему к заданному аргументу ° Указанный сигнал с выхода элемента ИЛИ 16 поступает на сигнальный выход 20 устройства, свидетельствуя о том, что на выходе 23 устройства зафиксирован код искомого значения функции. Одно— временно единичный сигнал с выхода элемента KIII 16 устанавливает триггер 4 в "0" и схема приходит в исходное состояние.

При необходимости вычисления обратной функции производится аналогичньп« процесс за тем отличием, что нулевой управляющий сигнал поступает на вход 25, что обеспечивает сброс в

"0" триггера 24 выбора режима работы и формирование управляющих сигналов для мультиплексоров 18-22, таким образом, что на вход схемы 14 сравнения подключаются через мультиплексор 21 выходы блока 12 памяти, вход стробиро вания которого коммутируется через второй мультиплексор 19 и элемент

И 5 с тактовым входом 27 устройства выходы блока 11 памяти через мультиплексор 22 коммутируются на выход

23 результата устройства, а вход разрешения чтения блока 11 памяти коммутируется с выходом элемента

ИЛИ 16, Таким образом, в процессе поиска обратной функции блоков памяти аргумента ll и 12, функции меняются местами, что и обеспечивает вычисление обратной функции по предлагае— мому способу.

Формула и з о б р е т е н и я

Функциональнь«й преобразователь

) содержащий два блока памяти, две схемы сравнения, регистр аргумента, регистр последовательных приближений, регистр нижней границы, регистр верхней границы, два триггера, три элемента И, элемент ИЛИ и элемент задержки, причем вход аргумента преоб87500 6 разо вателя соединен с информационным входом регистра аргумента, выход которого соединен с первым входом

5 первой схемы сравнения, выход признака неравенства которой соединен с информационным входом первого триггера, прямой и инверсный выходы которого соединены с входами разрешения записи соответственно регистра верхней границы и регистра нижней границы, выходы которых соединены с входами соответственно первого и второго слагаемых сумматора, выход которого со.сдвигом на один разряд в сторону младших соединен с информационным входом регистра последователь««ь«х приближений, выход которого соединен с адресными входами первого и второ20 го блоков памяти и информационными входами регистра верхней границы и регистра нижней границы, выход которого соединен с первым входом второй схемы сравнения, второй вход ко25 торой соединен с информационным входом регистра последовательных приближений, выход второй схемы сравнения соединен с первым входом первого элемента И, выход которого сое30 динен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом признака равенства первой схемы сравнения, выход элемента ИЛИ соединен с входом установки в "0 второго триггера, вход установки в которого соединен с входом запуска преобразователя и входом разрешения

4р записи регистра аргумента, инверсный, выход второго триггера соединен с входом установки в 0" регистра нижней границы и входом, установки в

"1" регистра верхней границы, прямой

45 выход второго триггера соединен с первым входом третьего элемента И, второй вход которого соединен с входом тактовых импульсов преобразователя, выход третьего элемента И соединен с входом синхронизации первого триггера, входом разрешения записи регистра последовательных приближений, вторым выходом первого элемента И и входом элемента задержки, выход которого соединен с вторым входом второго элемента И, входами разрешения записи регистра верхней границы и регистра нижней границы, о т л и ч аю шийся тем, что, с целью расшире1587500 ния функциональных возможностей за счет дополнительного вычисления обратной функции, в него введены триггер режима и четыре мультиплексора, причем вход задания режима преобразователя соединен с входом установки триггера режима, прямой и инверсный выходы которого соединены с адресными входами соответственно первого и вто- 1р рого мультиплексоров, первые информационные входы которых соединены с выходом элемента ИЛИ и сигнальным выходом преобразователя, выход третьго элемента И соединен с вторыми 15 информационными входами первого и второго мультиплексоров, выходы которых соединены с входами разрешения чтения соответственно первого и второго блоков памяти, выход первого блока памяти соединен с первыми информационными входами третьего и четвертого мультиплексоров, вторые информационные. входы которых соединены с выходом второго блока памяти, прямой и инверсный выходы триггера режима соединены с управлявшими входами соответственно третьего и четвертого мультиплексоров, выходы которых соединены соответственно с вторым входом первой схемы сравнения и выходом результата преобразователя.