Устройство для сопряжения с памятью коллективного пользования

 

Изобретение относится к вычислительной технике и может быть использовано при создании мультипроцессорных систем с общей памятью. Целью изобретения является повышение быстродействия при обращении к памяти коллективного пользования за счет совмещения во времени процесса записи в одном из процессорных интерфейсов с процессом записи или чтения в другом процессорном интерфейсе. Указанная цель достигается тем, что устройство содержит блок 1 управления, первый и второй коммутаторы 2 и 3, первый и второй узлы 4 и 5 опознавания адреса, первую и вторую адресные вставки 6 и 7, первый и второй интерфейсные блоки 8 и 9, первый и второй регистры 10 и 11, третий и четвертый коммутаторы 12 и 13. 2 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 2 А1 (g1)g G 06 F 13/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕХЗЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4455 151/24-24 (22) 05.07.88 (46) 23.08.90. Ьюл. Р 31 (72) В.П. Дикий и И.В. Сердюк .(53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1304630, кл. С 06 F 15/16, 1985.

Заявка Японии N - 58-36381, кл. G 06 F 15/16, опублик. 1984. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ С ПАМЯТЬЮ

КОЛЛЕКТИВНОГО ПОЛЬЗОВАНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при создании мультипроцессорных систем с общей памятью. Целью изобретения является повьппение быстродействия при обращении к памяти коллективного пользования за счет совмещения во времени процесса записи в одном из процессорных интерфейсов с процессом записи или чтения в другом процессорном интерфейсе. Указанная цель достигается тем, что устройство содержит блок 1 управления, первый и второй коммутаторы 2 и 3, первый и второй узлы 4 и 5 опознавания адреса,. первую и вторую адресные вставки 6 и

7, первый и второй интерфейсные блоки

8 и 9, первый и второй регистры 10 и 11, третий и четвертый коммутаторы

12 и 13. 2 з.п. ф-лы, 3 нл. м

1587527

Изобретение относится к вычислительной технике и может быть иополь-. зовано при создании мультипроцессорных систем с общей памятью. 5

Цель изобретения — повышение быстродействия при обращении к памяти коллективного пользования за счет совме" щения во времени процесса записи в одном из процессорных интерфейсов с процессом записи или чтения в другом процессорном интерфейсе.

На фиг. 1 изображена структурная схема устройства сопряжения с памятью коллективного пбльзования; на фиг.2 — 15 структурная схема блока управления; на фиг. 3 - структурная схема. интерфейсного блока.

Устройство сопряжения с памятью коллективного пользования (фиг. 1) 20 содержит блок 1 управления, первый и второй коммутаторы 2 и 3 первый и второй узлы 4 и 5 опознавания адреса, первую и вторую адресные вставки 6 и

7, первый и второй блоки 8 и 9 интер- 25

:фейсные, первый и второй регистры 10 и 11, третий и четвертый коммутаторы

12 и 13, первый процессорный интер фейс, включающий в себя первый входвыход 14 данных, первый вход 15 адре- 3р са и первый вход 16 режима, второй .процессорный интерфейс, включающий в себя второй вход-выход 17 данных, вто-, рой вход 18 адреса и второй вход 19 режима, а также интерфейс устройства для подключения памяти, включающий в себя третий вход-выход 20 данных, выход 21 адреса и выход 22 режима.

Блок управления (фиг. 2) содержит первый, второй, третий, четвертый триггеры 23 — 26, первый, второй, третий, четвертый и пятый элементы И 2731 первый, второй и третий элементы

ИЛИ 32-34, пятый триггер 35, первый и второй элементы И-ИЛИ 36 и 37, тактовый генератор 38, мультиплексор 39, регистр. 40 сдвига, первый вход режима, включающий в себя вход 41 признака обмена, вход 42 запрета, вход 43 маркера и вход 44 записи, второй вход режима, включающий в сейя вход 45 признака обмена, вход 46 запрета, вход 47 маркера и вход 48 записи, содержит также первый и второй входы 49,50 готовности, первый и второй выходы 51 и 52

55 маркера, первый и второй выходы 53 и

54 разрешения, первый и второй 55 и

56 выходы конца операции.

Интерфейсный блок (фиг . 3) с одержит регистр 57 режима, шестой, седьмой и восьмой триггеры 58 — 60, шестой элемент И 61, третий элемент

И-ИЛИ 62, седьмой, восьмой и девятый элементы И 63-65, первый, второй элементы HE 66 и 67, пятый коммутатор 68, вход 69 опознавания адреса, вход 70 конца операции, вход 71 признака блокировки, вход режима, включающий в себя вход 72 маркера, вход 73 записи и вход 74 монопольности, содержит также выход 75 разрешения, выход 76 записи и выход 77 блокировки, выход 78 готовности, а также выход режима, включающий в себя выход 79 запрета, выход 80 маркера, выход 81 признака обмена и выход 82 записи.

Рассмотрим работу устройства в режиме записи в память:коллективного пользования.

Перед началом работы (после подачи напряжения питания) устройство приводится в исходное состояние (элементы и цепи схемы приведения устройства управления памятью коллективного пользования в исходное состояние условно не показаны).

Работа устройства управления памятью начинается при наличии на входах 16 или 19 режима первого или второго процессорных интерфейсов сигнала

"Маркер".

В режиме "Запись в память коллективного пользования на входе 15 адреса процессорного интерфейса, например первого, выставляется адрес ячейки памяти, на входе-выходе 14 данныхданные, на входе режима 16 — сигналы

ЗАПИСЬ и МАРКЕР.

Узел 4 опознавания адреса устройства управления памятью (фиг. 1) сравнивает .код первой адресной вставки 6 с кодом по входу адреса 15 первого процессорного интерфейса. При совпадении кодов, т,е. опознании адреса памяти коллективного пользования, сигнал высокого уровня с выхода первого узла 4 опознавания адреса подается на первый интерфейсный блок 8 на его вход 69 опознавания адреса (фиг. 3) и далее на второй вход шестого элемента И 61.

В исходном состоянии регистр 57 режима и шестой триггер 58 интерфейсного блока находятся в нулевом (сброшенном) состоянии и логическая единица q инверсного выхода шестого триг27

6 де третьего элемента И-HJIH 62,и, как следствие, к исчезновению сигнала ло гической единицы на выходе последнего.

Исчезновение сигнала логической единицы с выхода третьего элемента И-ИЛИ 62 на вход разрешений коммутатора 68, приводит к снятию сигнала "Готовность" на выходе 78 первого интерфейсного блока 8.

Вход маркера 72 первого интерфейсного блока 8 соединен с входом синхронизации шестого триггера 58, поэтому при снятии сигнала "Маркер" задним фронтом последнего осуществляется запись в шестой триггер 58 сигнала логической единицы с выхода нулевого разряда регистра,57 режима., Сигнал логического нуля с инверсного выхода шестого триггера 58 подается на четвертый вход шестого элемента И 6 1 и блокирует работу первого интерфейсного блока 8 при приходе следущего сигнала "Маркер", если последний приходит до завершения процедуры обмена информацией устройства с памятью коллективного пользования, т.е. до перезаписи данных из первого регистра 10 (фиг. 1) в память коллективного пользования.

Рассмотрим как осуществляется процедура перезаписи информации из устройства сопряжения с памятью коллективного пользования в режиме "Запись".

После записи в первый регистр 10 информации с шин первого процессорного интерфейса и записи регистра 57 режима первого интерфейсного блока 8 на входах устройства 1 управления (фиг. 2) устанавливаются следующие, сигналы: сигнал логической единицы на

I, входе 41 признака обмена, подающийся с выхода 81 признака обмена выхода режима первого интерфейсного блока 8; сигнал логической единицы на входе 44 . записи, подающийся с выхода 82,запи.си, выхода режима первого интерфейсного блока 8.

В исходном состоянии триггеры устройства 1 управления, первый 23, второй 24 триггеры и регистр сдвига 40 установлены в ноль.

На первом входе второго 28 элемента И присутствует сигнал логической единицы с входа 41 признака обмена, на втором входе второго элемента И 28-высокий уровень, обусловленный отсутствием сигнала "Запрет" на входе 46 запрета.

15875 гера 58 подается на четвертый вход шестого элемента И 61, на третьем входе которого присутствует сигнал логической единицы с выхода второго элемента НЕ 67, обусловленный отсут5 ствием на входе последнего управляющего сигнала, т.е. наличием на управляющем входе 70 уровня логического нуля.

Появление высокого уровня сигнала "Маркер" на входе маркера 72, а следовательно, на первом входе шестого 61 элемента И приводит к появлению на выходе последнего сигнала логической единицы, передний франт которого является стробом записи регистра 57 режима.

Этот же сигнал с выхода 76 записи первого интерфейсного блока подается на вход синхронизации первого регист.— ра 10 устройства (фиг. 1) и передним фронтом осуществляет запись в первый регистр 10 информации с входов 14-16 первого процессорного интерфейсов.

В нулевой разряд регистра 57 режима первого интерфейсного блока 8 записывается логическая единица с соответствукщего входа регистра, а в первый разряд — логическая единица сигнала "Запись" с входа 73 записи интерфейсного блока.

Наличие логической единицы сигнала "Запись" на первом входе третьего

62 элемента И-ИЛИ и логической единицы с выхода шестого элемента И 61 на третьем входе третьего элемента.

И-ИЛИ 62 является условием для появления сигнала логической единицы на выходе последнего. Сигнал логи- 40 ческой единицы с выхода третьего элемента И-ИЛИ 62 подается на вход раврешения пятого коммутатора 68 и paspemae прохождение логической единицы с информационного входа последнего на 45 выход, который является выходом 78 готовности интерфейсного блока, Сигнал с выхода 78 первого интерфейсного блока 8 (фиг. 1) является сигналом "Готовность" от устройства, 50 по получении которого процессор завершает обмен по интерфейсу, т.е. снимает сигнал "Маркер" и всю информацию с входов процессорного интерфейса.

Снятие сигнала "Маркер" на входе маркера 72 (фиг. 3) первого интерфейсного блока 8 приводит к исчезновению сигнала логической единицы на выходе шестого элемента И 61, на третьем вхо1587527

Сигнал логической единицы с выхо, да второго элемента И 28 по ближайше- му (условно первому) переднему фронту сигнала тактового генератора 38 взводит первый 23 триггер, сигнал логической единицы с выхода которого подается на второй вход второго эле- .: мента ИЛИ 33. При этом, сигнал логической единицы с выхода второго элемента ИЛИ 33 подается на вход сброса второго триггера 24 и удерживает последний в исходном состоянии. Сигнал высокого уровня с выхода первого триггера 23 подается на первый выход 53 разрешения устройства 1 управления и далее на вход разрешения первого коммутатора 2 и разрешает прохождение информации, записанной в первом регистре 10, через коммутатор на выход уст-20 ройства для подключения памяти. Сигнал логической единицы с выхода первого триггера 23 подается также на первый вход третьего элемента ИЛИ 34, а с выхода последнего на седьмой вход 5 второго элемента И-ИЛИ 37, при этом на шестом входе второго элемента

И-ИЛИ 37 присутствует сигнал логической единицы с инверсного выхода второго разряда регистра 40 сдвига, 30 что является необходимым и достаточным условнем.для появления на выходе второго элемента И-ИЛИ 37 сигнала логической единицы, который подается на вход сброса третьего триггера 25 и разрешает взведение (запись) триггера в единичное состояние по следующему (условно второму) переднему фронту сигнала тактового генератора.

В исходном состоянии сигнал низко-40

ro уровня, приходящий с выхода второго элемента И-ИЛИ 37 на вход сброса третьего триггера 25, удерживал последний в сброшенном (нулевом) состоянии, и сигнал низкого уровня, подаю- 45 . щийся с выхода третьего триггера 25 на второй вход первого элемента И 27, блокировал прохождение сигнала тактового генератора через первый элемент

И 27 на вход синхронизации регистра

40 сдвига.

После того как третий триггер 25 вэводится в единичное состояние, сигнал логической единицы с его выхода, приходящий на второй вход первого зле-55 мента И 27, разрешает прохождение сигнала тактового генератора 38 через первый элемент И 27 на вход синхронизации регистра 40 сдвига, По передним фронтам сигнала тактового генератора на входе синхрониза % ции регистра 40 сдвига осуществляется вапись и последовательный сдвиг логической единицы с информационного входа последовательного сдвига на выходы нулевого, первого, второго разрядов регистра 40 сдвига.

Сигнал логической единицы с прямого выхода .второго разряда регистра 40 сдвига подается на первый выход 51 маркера блока 1 управления и далее через открытый первый коммутатор 2 (фиг. 1) на выход устройства для подключения памяти и является сигналом

"Маркер ЗУ" выхода 22 режима.

Таким образом, осуществляется задержка сигнала "Маркер ЗУ" на выходе

22 режима относительно сигналов на информационном 20 и адресном 21 выходах устройства для подключения памяти.

Задержка сигнала "Маркер ЗУ" осуществляется на три периода сигнала тактового генератора.

Далее работа блока. 1 управления осуществляется следующим образом.

Запись логической единицы во второй разряд регистра 40 сдвига приводит к появлению на инверсном выходе второго разряда регистра 40 сдвига сигнала низкого уровня, который подается на шестой вход второго элемента

И-ИЛИ 37. Сигнал низкого уровня с выхода второго элемента И-ИЛИ 37 сбрасывает третий триггер 25 в нулевое состояние, а низкий уровень сигнала на выходе последнего блокирует прохождение сигналов тактового генератора

38 через первый элемент И 27 на вход синхронизации регистра 40 сдвига., Дальнейший сдвиг логической единицы по разрядам регистра 40 сдвига не осуществляется,т;е. единица в третьем разряде регистра 40 сдвига не появляется.

Прямой выход второго разряда регистра 40 сдвига соединен также с входом синхронизации пятого 35 триггера.

По переднему фронту сигнала логичес-. кой единицы на прямом выходе второго разряда регистра 40 сдвига в пятый триггер 35 записывается высокий уровень сигнала "Запись" с второго выхода мультиплексора 39.

Причем сигнал "Запись" высокого уровня с входа 44 записи проходит на второй выход мультиплексора 39, так

1587527

1О как на входе управления мультиплексора присутствует низкий уровень сигнала с выхода второго триггера 24, находящегося в нулевом (сброшенном}. состоянии

После появления сигнала "Маркер

ЗУ" на выходе 22 режима происходит запись в память коллективного пользования данных с выхода 20 данных и по завершении процедуры записи память выставляет сигнал "Готовность ЗУ1, который поступает на первый вход 49 блока 1 управления.

СиГнал ВысокОГО уровня (ГотОВ ность ЗУ") с первого входа 49 готовности блока управления подается на четвертый вход второго элемента И-ИЛИ

37, на третьем входе которого присутствует сигнал логической единицы с прямого выхода второго разряда регистра 40 сдвига, что является условием появления на выходе второго элемента

И-ИЛИ 37 сигнала логической единицы.

Третий триггер 25 разблокируется по,5 входу сброса и ближайшим передним фронтом сигнала тактового генератора переключается в единичное состояние, разрешая прохождение через первый элемент И 27 сигналов тактового генера- 30 тора 38 на вход синхронизации регистра 40 сдвига.

В регистре 40 сдвига происходит сдвиг логической единицы в третий разряд к сигнал Выс Ок ОГО oBHsl с ВыхО 3 да третьего разряда подается на вторые входы четвертого 30 и пятого 31 элементов И, а также на первый вход второго элемента И-ИЛИ 37.

Причем высокий уровень сигнала на 40 первом входе второго элемента И-ИЛИ

37 является условием, подтверждающим наличие на его выходе сигнала логической единицы. Третий триггер 25 не сбрасывается и не блокирует прохожде-45 ние сигналов тактового генератора через первый элемент И 27 на вход синхронизации регистра 40 сдвига.

На первом входе четвертого элемента И 30 присутствует сигнал логической единицы с выхода первого триггера 23, поэтому когда на втором входе . четвертого элемента И 30 появится. сигнал высокого уровня (произойдет . сдвиг логической единицы в третий азряд регистра сдвига), то на выходе етвертого элемента И 30 появится сигнал логической единицы, который через первый 55 интерфейсный выход устройст-. ва 1 управления подается на вход 70 . конца операции первого интерфейсного блока 8.

Сигнал логической единицы на входе

70 первого интерфейсного блока (фиг.3) сбрасывает регистр 57 режима и шестой триггер 58, при этом в первом интерфейсном блоке 8 снимаются сигналы логической единицы на выходе признака

81 обмена и выходе 82 записи.

Логическая .единица с инверсного выхода шестого триггера 58 подается на четвертый вход шестого элемента И 61, однако на третьем входе последнего присутствует логический ноль с выхода второго элемента НЕ 67, на вход которого поступает сигнал, логической единицы с входа 70.

Таким образом, шестой элемент И 61 остается, заблокированным на Время наличия сигнала логической единицы на входе 70 первого интерфейсного блока 8.

Сдвиг логической единицы в четвертый разряд сдвигового регистра 40 устройства управления приводит к появлению сигнала логической единицы на четвертом входе первого элемента

И-ИЛИ 36, причем на втором входе последнего, присутствует логическая единица с выхода пятого триггера 35, в котором записан высокий уровень сигнала "Запись".

Наличие логических единиц на втором и четвертом входах первого элемента И-ИЛИ 36 является условием появления на выходе последнего сигнала логической единицы, который передним фронтом сигнала тактового генератора

38 записывается в четвертый триггер 26.

Логическая единица с выхода четвертого триггера 26 сбрасывает регистр

40 сдвига и через первый элемент

ИЛИ 32 сбрасывает первый триггер 23, а через второй элемент ИЛИ 33 удерживает-в ..сброшенном состоянии второй триггер 24. При этом снимается разрешающий сигнал логической единицы на выходе 53 разрешения подключения сии> мается сигнал на первом управляющем выходе 51 и сигнал на первом выходе

55 конца операции блока 1 управления.

Первый коммутатор 2 устройства сопряжения с памятью коллективного пользования (фиг. 1) закрывается и снимает информацию на выходе адреса 21, третьем входе-выходе 20 и снимает сиг1587527

12 налы "Запись" и "Маркер ЗУ" на выходе

22 режима устройства °

Этим завершается обмен устройства, управления памятью с памятью коллективного пользования в режиме "Запись"

Сброс регистра 40 сдвига (фиг. 2) устройства 1 управления, первого 23 и второго 24 триггеров приводит к появлению на выходе второго 37 элемента И-ИЛИ сигнала логического нуля, который сбрасывает третий триггер 25, что в свою очередь блокирует прохождаиие через первый элемент И 27,сигналов тактового генератора 38 на вход 5 синхронизации регистра 40 сдвига.

Сигнал логического нуля с выхода первого элемента И-ИЛИ 36, возникающий в результате обнуления четверто-. го разряда регистра 40 сдвига, следу- р ющим передним фронтом сигнала тактового генератора будет записан в четвертый триггер 26.

Записью нуля в четвертый 26 триггер снимается сигнал сброса на пер- 25 вых входах первого 32 и второго 33 элементов ИЛИ, а следовательно, и на выходах сброса первого 23 и второго

24 триггеров и снимается сигнал сбро,са на входе сброса регистра 40 сдвига.3р

Снятие сигнала логической единицы на входе конца операции 70 первого интерфейсного блока 8 (фиг. 3) снимает сигналы сброса на входах сброса шестого 58 триггера и регистра 57 ре- 35 жима и через второй элемент НЕ 67 разблокирует шестой элемент И 61.

Таким образом, все элементы уст« ройства 1 управления и первого интер4 фейсного блока 8 приводятся в исходное состояние и устройство управления памятью готово к дальнейшей рабой те.

В Режиме Чтение данных из памяти 45 коллективного пользования на входе 15 адреса процессорного интерфейса, например первого, выставляется адрес считываемой ячейки памяти, а на входе режима 16 — сигнал "Чтение", являю50 щийся инверсией сигнала "Запись", и сигнал "Маркер".

После распознавания адреса памяти коллективного пользования логическая единица с- выхода первого узла опозна 55 вания адреса подается на вход 69 пер

soro интерфейсного блока 8 (фиг. 3) и далее на второй вход шестого элемента И 61.

Появление высокого уровня сигнала

"Маркер" на входе маркера 72, а следовательно, и на первом входе шестого элемента И 61, приводит к появлению на выходе последнего сигнала.логической единицы.

Передний фронт сигнала с выхода шестого элемента И 61 является стробом записи регистра 57 режима и стробом записи первого регистра 10 уст ройства сопряжения с памятью коллективного пользования (фиг. 1).

В первый регистр 10 записывается адрес с входа 15 адреса и сигнал

"Чтение" с входа 16 режима первого процессорного интерфейса.

В нулевой разряд регистра 57 режима первого интерфейсного блока 8 (фиг. 3) записывается1логическая единица, а в первый разряд — логический ноль сигнала "Чтение" с входа 73 записи первого интерфейсного блока 8.

Логический ноль сигнала "Чтение" на первом входе третьего элемента

И-ИЛИ 62 исключает появление сигнала высокого уровня на выходе последнего при приходе на третий его вход сигнал логической единицы с выхода шестого элемента И 61.

Логический ноль с выхода третьего элемента И-ИЛИ 62 блокирует коммутатор 68.

Низкий уровень сигнала "Чтение" на входе первого элемента НЕ 66 обеспечивает на его выходе уровень логической единицы, который подается на второй вход элемента И 65. При приходе на первый вход элемента И 65 сигнала логической единицы с выхода шес- . того элемента И 61, на выходе третьего элемента И-HE 65 появляется логический ноль, подающийся на вход установки в единицу сецьмого триггера 59.

Седьмой триггер 59 устанавливается в единичное состояние, так как на его входе установки в ноль присутствует логическая единица сигнала "Маркер" с входа маркера 72.

Логическая единица с выхода седьмого 59 триггера поступает на четвертый вход третьего элемента И-ИЛИ 62 и на выход 75 разрешения первого интерфейсного блока: 8.

Сигнал высокого уровня с выхода 75 разрешения первого интерфейсного блока 8 (фиг. 1) открывает третий коммутатор 12, разрешая прохождение данных

14

13

1587527 с входа-выхода 20 данных устройства для подключения памяти на вход-выход

14 данных первого процессорного интерфейса.

На входах блока 1 управления (фиг. 2) устанавливаются следуницие сигналы: сигнал логической единицы на входе 41 признака обмена; сигнал логической единицы на входе 43 маркера, 1О подающийся с выхода маркера 80 первого интерфейсного блока (фиг. 3); сигнал логического нуля на входе 44 записи, подающийся с выхода 82 записи первого интерфейсного блока 8. 15

На первом входе второго элемента

И 28 устройства 1 управления (фиг. 2)

1 присутствует логическая единица с входа 41 признака обмена, на втором входе — логическая единица, обусловленная отсутствием сигнала "Запрет" на входе 46 запрета с выхода 79 запрета второго интерфейсного блока 9 (фиг. 3).

Ъ;

Сигнал логической единицы с выхода 25 второго элемента И 28 ближайшим передним фронтом сигнала тактового генератора 38 взводит первый триггер 23.

Логическая единица с выхода первого триггера 23 через первый выход 53 3р разрешения открывает первый коммутатор 2 (фиг. 1) и разрешает прохождение на выход 21 адреса, записанного в первом регистре 10.

Логическая единица на выходе первого триггера 23 устройства 1 управления (фиг. 2) через второй элемент ИЛИ

33 удерживает в нулевом состоянии второй триггер 24, а через третий эле- 4О мент ИЛИ 34 подается на седьмой вход второго элемента И-ИЛИ 37, на шестом входе которого присутствует логическая единица с инверсного выхода второго разряда регистра 40 сдвига. Это 45 является условием появления на выходе второго элемента И-ИЛИ 37 логической единицы, которая подается на вход сброса третьего триггера 25 и разрешает запись в последний логичес- 50 кой единицы передним (условно вторым) фронтом сигнала тактового генератора 38.

Логическая единица с выхода третьего триггера 25 подается на второй вход первого элемента И 27, разрешая прохождение через последний сигналов тактового генератора 38 на вход син.хронизации регистра 40 сдвига.

Передними фронтами сигналов такто . ваго генератора 38, проходящих через первый элемент И 27 на вход синхронизации регистра 40 сдвига, осуществляется запись и сдвиг логической единицы в первый, а затем и во второй разряд регистра 40 сдвига.

Сдвиг логической единицы во второй разряд регистра 40 сдвига приводит к появлению логического нуля на инверсном выходе второго разряда регистра

40 сдвига . Логический ноль с инверсного выхода второго разряда регистра

40 сдвига подается на шестой вход второго элемента И-ИЛИ 37, что приводит к появлению на выходе последнего ло". гического нуля, который подается на вход сброса тр етьег о триггера 25 и сбрасывает его. Логический ноль с выхода третьего триггера 25 блокирует прохождение через первый элемент И 27 сигналов тактового генератора 38 на вход синхронизации регистра 40 сдви-. га.

Таким образом прекращается даль= нейший сдвиг логической единицы в третий и четвертый разряды регистра

40 сдвига.

Передним фронтом сигнала логической единицы с прямого выхода второго разряда регистра 40 сдвига в пятый триггер 35 записывается логический ноль сигнала "Чтение" с второго выхода мультиплексора 39.

Причем на второй выход мультиплексора 39 сигнал "Чтение" низкого уровня проходит с входа 44 записи, так как на управляющем входе мультиплексора 39 присутствует логический ноль с выхода второго триггера 24.

Сигнал логической единицы с прямого выхода второго разряда регистра 40 сдвига подается на первый выход 51 маркера блока 1 управления и далее через открытый первый коммутатор 2: (фиг. 1) подается на выход 22 режима устройства и является сигналом "Маркер ЗУ"..

Таким образом осуществляется задержка сигнала "Маркер ЗУ" на выходе

22 режима относительно сигналов на выходе 21 адреса устройства.

После того как на выходе 21 адреса появляется адрес, на выходе 22 режима появляется сигнал "Чтение" и сигнал "Маркер ЗУ", память выставляет данные на входе-выходе 20 данных и

16

1587527 сигнал "Готовность ЗУ". Данные с входа-выхода 20 данных устройства через открытый коммутатор 12 проходят на вход-выход 14 данных первого про5 цессорного интерфейса.

Сигнал "Готовность ЗУ" подается на первый. вход 49 готовности блока 1 уп,равления (фиг; 2) .

Логическая единица "Готовность ЗУ" 10

Ic первого входа 49 готовности подается на четвертый вход второго элемента И-ИЛИ 37, на третьем входе которого присутствует логическая единица с прямого выхода второго разряда регист.15 ра 40 сдвига. Наличие логических единиц на третьем и четвертом входах второго элемента И-ИЛИ 37 является условием появления на выходе последнего сигнала логической единицы. Логичес- 20 кая единица с выхода второго элемента

И-ИЛИ 37 подается на вход сброса третьего триггера 25, разрешая запись в последний логической единицы ближайшим передним фронтом сигнала тактово- 25 го генератора 38.

Логическая единица с выхода третьего триггера 25 разрешает прохождение через первый элемент И 27 сигналов тактового генератора 38 на вход син- 30 хронизации регистра 40 сдвига °

В регистре 40 сдвига происходит сдвиг логической единицы в третий разряд и сигнал логической единицы с выхода третьего разряда подается на вторые входы четвертого 30 и пятого

31 элементов И, а также на первый вход второго элемента И-ИЛИ.

Причем логическая единица на первом входе второго элемента И-ИЛИ 37 явля- 40 ется условием, подтверждающем наличие логической единицы на его выходе.

На первом входе четвертого элемента И 30 присутствует логическая единица с выхода первого .триггера 23,. 45 поэтому появление на втором входе четвертого элемента И 30 логической единицы с выхода третьего разряда регистра 40 сдвига приводит к появлению на выходе четвертого элемента И 50

30 сигнала логической единицы, который через первый выход 55 конца операции блока 1 управления подается на вход 70 первого интерфейсного блока

8 (фиг. 3). 55

Сигнал логической единицы на входе 70 конца операции сбрасывает регистр 57 режима, что приводит к снятию сигнала признака обмена на выходе 81 первого интерфейсного блока 8 и к снятию логической единицы на ин» формационном входе шестого триггера 58.

Логическая единица с входа 70 конца операции подается на второй вход третьего элемента И-ИЛИ 62, на четвертом входе которого присутствует логическая ед кица с выхода седьмого триггера 59. Логические единицы на втором и четвертом входах третьего элемента И-ИЛИ 62 являются условием появления на его выходе сигнала логической единицы, который подается на вход разрешения пятого коммутатора

68 и разрешает прохождение логической единицы с информационного входа последнего на выход 78 готовности первого интерфейсного блока 8.

Сигнал с выхода готовности первого интерфейсного блока 8 (фиг. 1) является сигналом "Готовность" от устройства сопряжения с памятью коллективного пользования. По сигнаЛу "Готовность" процессор считывает.данные с входа-выхода 14 данных первого процессорного интерфейса и завершает обмен с памятью коллективного пользования в режиме чтения данных. При этом на входе 15 адреса первого процессорного интерфейса снимается адрес; а на входе 16 режима снимается сигнал "Маркер".

Логический ноль на входе 72 маркера первого интерфейсного блока 8 (фиг. 3) устанавливает в ноль седьмой

59 триггер, что приводит к появлению логического нуля на выходе 75 разрешения и на четвертом входе третьего элемента И-ИЛИ 62 блокирует пятый коммутатор 68, что приводит к снятию сигнала "Готовность" на выходе 78.

Таким образом, на входе-выходе

14 данных (фиг ° 1) первого процессорного интерфейса снимаются данные (зак-: рывается третий коммутатор 12) и снимается "Готовность".

Сдвиг логической единицы в четвертый разряд регистра 40 сдвига блока . управления (фиг. 2) приводит к появлению сигнала логической единицы с выхода четвертого разряда регистра 40 сдвига на четвертом и третьем входах первого элемента И-ИЛИ 36.

На втором входе первого элемента

И-ИЛИ 36 присутствует логический ноль сигнала "Чтение", записанный в пятый триггер 35, поэтому логическая едини18

17

1587527 ца на выходе первого элемента И-ИЛИ 36 появится только при появлении логической единицы íà его первом входе.

На первый вход первого элемента

И-ИЛИ 36 подается сигнал с первого выхода мультиплексора 39, являющийся инверсией сигнала на входе маркера 43.

Снятие в первом процессорном интерфейсе сигнала "Маркер"приводит к по- 1р явлению логического нуля на входе маркера 43 первого входа режима устройства 1 управления, при этом на первом выходе мультиплексора 39 появляется логическая единица и, как следствие, появляется логическая единица на выхо де первого элемента И-ИЛИ 36.

Логическая единица с выхода первого элемента И-ИЛИ 36 подается на информационный вход четвертого 26 триг- gp ,гера и ближайшим передним фронтом сигнала тактового генератора 38 будет записана в четвертый триггер 26.

Логическая единица с выхода;четвер:того триггера 26 сбрасывает регистр 25 сдвига 40 и через первый элемент HJIH

32 сбрасывает первый триггер 23, а через второй элемент ИЛИ 33 удерживает в нулевом (сброшенном) состоянии второй триггер 24. 30

Сброс в ноль первого триггера 23 и разрядов регистра 40 сдвига приводит к появлению на выходе второго элемента И-ИЛИ 37 логического нуля, который сбрасывает третий триггер 25.

Логический ноль с выхода третьего . триггера 25 блокирует прохождение через первый 27 элемент И сигналов так-, тового генератора 38 на вход синхронизации регистра 40 сдвига. 40

Сброс первого триггера 23 и регистра 40 сдвига приводит к снятию сигнала разрешения на выходе 53, сигнала Маркер ЗУ" на выходе 51 и к снятию, сигнала логической единицы на первом 45 выходе 55 конца операции.

Логический ноль с выхода четвертого разряда регистра 40 сдвига дает логический ноль на выходе первого элемента И-ИЛИ 36, который следующим пе--50 редким фронтом сигнала тактового генератора 38 записывается в четвертый триггер 26, что приводит к снятию сиг- налов сброса на входах сброса первого

23, второго 24 триггеров и на входе сброса регистра 40 сдвига.

Логический ноль на входе 70 конца операции первого интерфейсного блока (фиг. 3) подается на вход второго элемента НЕ 67 и логическая единица с аыхода последнего разблокирует шестой элемент И 61.

Режим монопольного обращения к памяти коллективного пользования со стороны любого из двух процессорных интерфейсов (например, первого) может инициироваться как в режиме записи, так и в режиме чтения. Этот режим отличается от описанных тем, что при на личин .сигнала Маркер" на входе маркера 72, например, первого интерфейсного блока 8, на входе 74 монопольнос" тич оявляется сигнал логической единицы, который взводит восьмой триггер

60, и при отсутствии сигнала запрета на входе 71 признак блокировки от второго интерфейсного блока 9, на выходе

77 блокировки и выходе 79 запрета появится уровень логического нуля, который запрещает формирование аналогичных сигналов во втором интерфейсном блоке 9, а также по входу 42 запрета блока 1 управления (фиг. 2) запрещает прохождение на элементы блока 1 управления сигнала признака обмена от второго интерфейсного блока 9 по входу

45 признака обмена.

Окончание монопольного режима происходит сразу же после снятия сигнала— монопопьности на входе 74 монопольнос ти первого интерфейсного блока 8, т.е. после окончания нужного числа обращений к памяти коллективного пользования.

Формула изобретения

1. Устройство для сопряжения с памятью коллективного пользования,содержашее блок управления,первый и второй коммутаторы, два узла опознавания адреса, причем, первый и второй выходы разрешения блока управления соединены с входами разрешения соответст-. венно первого и второго коммутаторов, ; первый,цторой и третий выходы первого

; коммутатора соединены соответственно с первым, вторым и третьим выходами второго коммутатора и соответственно с входом-выходом данных, выходом адреса и выходом режима устройства, информационные входы первого и второго узлов опознавания адреса соединены соответственно с первым и вторьм входами адреса устройства, о т л и ч а ющ е е с я тем, что, с целью повыше19

1587527

20 ния быстродействия при обращении к па-, мяти коллективного пользования за счет совмещения во времени процесса

;записи в одном из процессорных интер5 фейсов с процессом записи или чтения в другом процессорном интерфейсе, в него введены два интерфейсных блоха, третий и четвертый коммутаторы и два регистра, причем информационные входы 1р третьего и четвертого коммутаторов соединены с третьим входом-выходом . данньщ устройства, выходы третьего и четвертого коммутаторов соединены соответственно с первым и вторым входом- 5 выходом данных устройства, входы разрешения третьего и четвертого коммута» торов соединены с выходами разрешения соответственно первого и второго интерфейсных блоков, первый, второй и третий информационные входы первого регистра соединены соответственно с первым входом-выходом данных устройства, с первым входом адреса устройства и с первым входом режима устройства, первый, второй и третий информацион-. ные входы второгО регистра соединены соответственно с вторым входом-вьиодом данных устройства, с вторым входом адреса устройства и с вторым входом ре- 30 жима устройства, первый, второй и тре- тий выходы первого регистра соединены .соответственно с первым, вторым и третьим информационными входаь{и первого коммутатора, первый, второй и третий выходы второго регистра соединены со", ответственно е первым, вторым и тре.тьим информационными входами второго коммутатора, входы записи первого и второго регистров соединены с выходами 1О записи соответственно первого и вто- рого интерфейсных блоков, входы опознавания адреса первого и второго интерфейсных блоков соединены с выходами соответственно nepsoro и второго 45 узла опознавания адреса, входы признака блокировки первого и второго интерфейсных блоков соединены с выходами блокировки соответственно второго и первого интерфейсных; блоков, входы 5р режима первого и .второго интерфейсньи блоков соединены соответственно с первым и вторым входами режима устройства, выходы режима первого и второго интерфейсных блоков соединены,соответственно с первым и вторым входами режима блока управления, первый и второй выходы конца операции которого соединены с одноименными входами соответственно первого и второго интерфейсных блоков, выходы готовности пер. вого и второго интерфейсных блоков являются соответственно первым и вторым выходами готовности устройстча, первый и второй выходы маркера блока управления соединены с третьими ин формационными входами соответственно первого и второго коммутаторов, первый и второй входы готовности блока управления соединены с третьими информационными выходами соответственно первого и второго коммутаторов.

2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок управления содержит тактовый генератор, мультиплексор, регистр сдвига, пять триггеров, пять элементов И, три элемента

ИЛИ и два элемента И-ИЛИ, причем выход тактового генератора соединен с входами синхронизации первого, второго, третьего и четвертого триггеров и с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, выход первого элемента И соединен с входом. синхронизации регистра сдвига, вход сброса которого соединен с первыми входами первого и второго элементов ИЛИ и с выходом второго триггера, информационный вход которого соединен с выходом первого элемента И-ИЛИ, первые входы первой и второй групп входов которого соедине-. ны с четвертым разрядом. выхода регистра сдвига, третий разряд выхода которого соединен с первыми входами второго и третьего элементов И и входом второго элемента И-ИЛИ, первые входы первой и второй групп входов которого соединены с первыми и вторыми выходами маркера блока и с выходом второго разряда регистра сдвига, инверсный выход второго разряда которого соединен с первым входом третьей группы входов второго элемента И-ИЛИ, выход которого соединен с входом сброса первого триггера, вторые входы первой, второй и третьей группы входов второго элемента И-ИЛИ соединены соответственно, с первым входом готовности блока, с вторым входом готовности блока, с выходом третьего элемента 4ЛИ, выход третьего триггера соединен с цервым входом третьего элемента ИЛИ, с вторым входом второго элемента ИЛИ, с вторым входом второго элемента И и с первым выходом разрешения блока, -выход четвертого триггера соединен

21

22

1587527 с вторым входом первого элемента ИЛИ, с вторым входом третьего элемента ИЛИ, с вторым входом третьего элемента И, с управляющим входом мультиплексора

5 и с вторым выходом разрешения блока, выходы второго и третьего элементов И являются соответственно первым и вторым выходами конца операции блока, выходы первого и второго элементов ИЛИ 10 соединены с входами сброса соответственно третьего и четвертого триггеров, информационные входы третьего и четвертого триггеров соединены с вы ходами соответственно четвертого и 15 пятого элементов И, первые входы четвертого и пятого элементов И соединены с соответствующими разрядами соответственно первого и второго входов режима блока, вторые входы четверто- 20 го и пятого элемента И соединены ссоответствующими разрядами соответст- . венна второго и первого входов режима блока, третий инверсный вход пятого элемента И соединен с выходом четвер- 25 того элемента И, первые входы первой и второй групп входов мультиплексора соединены с соответствукщими разрядами первого входа режима блока, вторые входы первой и второй групп входов 30 мультиплексора соединены с соответствующими разрядами второго входа режима блока, первый инверсный выход мультиплексора соединен с вторым входом первой группы входов первого элемен- 35 та И-ИЛИ, второй вход второй группы входов которого соединен с выходом пятого триггера, информационный вход которого соединен с вторым выходом мультиплексора, вход синхронизации 4п пятого триггера соединен с вторым разрядом выхода регистра сдвига.

3. Устройство по п. 1, о т л и ч а ю щ е е .с я тем, что интерфейсный блок содержит регистр, три триг- 45 гера, четыре элемента И, два элемента НК, элемент И-ИЛИ и коммутатор, причем выход первого элемента И соединен с входом записи регистра, с первыми входами второго и третьего эле- 5р ментов И, с первым входом первой группы входов элемента И-ИЛИ и с выходом записи блока, выход второго элемента И соединен с входом установки первого триггера, вход сброса которого соединен с вторым входом второго элемента

И и с соответствующим разрядом второго входа режима .блока, выход первого триггера соединен с первым входом четвертого элемента И, второй вход кото-. рого является входом признака блокировки блока, выход четвертого элемен та И соединен .с выходом блокировки, блока и с соответствующим разрядом выхода режима блока, второй вход первой группы входов элемента И-ИЛИ соединен с входом первого элемента НЕ, с первым разрядом информационного входа регистра и с соответствукицим разрядом второго входа режима блока, первый вход второй группы входов элемента И-ИЛИ соединен с входами сброса второго триггера и регистра, с входом второго элемента НЕ и с входом конца операции блока, второй вход второй группы входов элемента И-ИЛИ соединен с выходом третьего триггера и с выходом разрешения блока, выход элемента И-ИЛИ соединен с управляющим входом коммутатора, выход которого .: является выходом готовности блока, вход установки третьего триггера соединен свыходом третьего элемента И, второи вход которого соединен с выходом первого элемента НЕ, вход сброса трет его триггера соединен с входом синхронизации второго триггера, с первым входом первого элемента И, с соот- ветствукщим разрядом второго входа режима блока и с соответствующИм разрядом выхода режима, второй вход первого элемента И является входом опознавания адреса блока, третий вход первого элемента И соединен с выходом второго элемента НЕ, четвертый вход первого элемента И соединен с инверсным выходом второго триггера, информационный вход которого соединен с вторым разрядом выхода регистра и с соответствующим разрядом выхода режима блока, первый разряд выхода регистра соединен с соответствукщим разрядом выхода режима блока.!

587527

1587527

Фиг.P

Составитель В. Геращенко

ТехРед Л.СеРдюкова КоРРектоР Л. Патай

Редактор С. Патрушева

Заказ 2421 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент"-, r, Ужгород, ул. Гагарина, 101