Матричное вычислительное устройство

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в кодирующих-декодирующих устройствах и широкополосных системах связи. Цель изобретения - расширение функциональных возможностей устройства за счет генерации псевдослучайных двоичных последовательностей максимального периода. Поставленная цель достигается тем, что устройство содержит матрицу вычислительных блоков размерностью M .N, где M и N - разрядность операндов, каждый из вычислительных блоков содержит пять элементов И 1 - 5, два элемента ИЛИ 6 и 7, ключ 8 и сумматор 9. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬГГИЯМ

ПРИ ГКНТ СССР (21) 4466819/24-24 (22) 05. 07. 88 (46) 23,08. 90. Бюл. N - 31 (75) Л.А.Зайкова (53) 681. 325 (088. 8) (56) Agrawal D.P. Optimum array-li—

ke structures for high-speed arithmeг1с: 3-rd Symposium Compute Arithmetic. Dallas Тех., 1975, New York

1975, с.213.

Авторское свидетельство СССР

У 750485, кл, G 06 F 7/38, 1980. (54) МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО; (57) Изобретение относится к автома„„SU„„1587541 щ)g G 06 F 15/347 7/38 7/58 тике и вычислительной технике и может быть использовано в кодирукщихдекодирующих устройствах и широкополосных системах связи. Цель изобретения — расширение функциональных воэможностей устройства за счет генерации псевдослучайных двоичных последовательностей максимального периода. Лоставленная цель достигается тем, что устройство содержит матрицу вычислительных блоков размерностью

mxn, где m u n — разрядность операндов, каждый иэ вычислительных блоков содержит пять элементов И 1-5, два элемента ИЛИ 6 и 7, ключ 8 и сумматор

9. 1 э.п. ф-лы, 1 ил.

1587541

15

25

55...+ h h.GGF

Изобретение относится к автоматике,и вычислительной технике и может быть. использовано в кодирующих-декодирующих устройствах и в широкополосных системах связи.

Цель изобретения — расширение функциональных возможностей за счет гене >ации псевдослучайных двоичных последовательностей максимального периода.

На чертеже представлена схема матричного вычислительного устройства.

Устройство содержит с -первого по пятый элементы И 1-5, первый и второй элементы ИЛИ 6 и 7,ключ 8,сум- . матор 9,входы 10 коэффициентов примитивного полинома, первый, второй, третий и, четвертый управляющие входы 11-14, входы 15 множителя, входы

16 режима первой группы, входы 17 режима второй группы, входя 18 делимого первой и второй групп, входы 19 двоичной последовательности первой и второй групп, выходы 20 первой . группы. результата, выходы 21 второй группы результата, выходы 22 третьей группы результата, выходы 23 четвертой группы результата устройства.

Устройство работает следующим образом.

При генерации псевдослучайных двоичных последовательностей максимального периода на входы 17, 16, 15, 18, 11, 14 устройства подается код "0". На входы 12 и 13 подается код" 1". Ключи 8 разомкнуты, в результате чего одноразрядные сумматоры 9 выполняют операцию сложения по модулю два. Сигнал с выхода 21 каждой предыдущей строки подается на вход 19 каждой последующей строки матрицы. На входа 10 устройства подается двоичная последовательность разрядности ш, составленная из m младших коэффициентов примитивного полинома

h(x) = h х + h x + hex +" причем на вход 10 первого столбца !

1 !! матрицы поступает код 1, соответствующий коэффициенту h

На входы 19 первой строки матрицы поступает заданная двоичная последовательность

Б(01, Б f ° ° ° JUL+ ) Разрядности m, причем Б поступает на вход 19 ячейки первого столбца матрицы. В каждой строке матрицы производится сдвиг последовательности

U на один разряд влево, что осуществляется соответствующими соединениями. На вход 19 каждой последующей строки матрицы поступает результат итерации

Окончательный результат операции— псевдослучайная двоичная последовательность максимального периода формируется на выходах 13 устройства.

Следовательно, задавая на входы

19 2 — 1 различных двоичных последовательностей U, получим 2! — 1 различных псевдослучайных двоичных последовательностей максимального периода.

При выполнении операции умножения двоичных операндов на входы 19, 18, 17, 12, 13 подается код "0" на входы 11 и 14 подается код "1". Ключи

8 замкнуты. На входы 15 каждой строки матрицы подаются разряды множителя,разрядности п,на входы 10 — разряды множимого, разрядности m.Ñèãíàлы с выходов 20 каждои строки матрицы, кроме выхода 20 первой строки, подаются на соответствующие входа 18 устройства, а именно сигнал с выхода

20 второй строки матрицы подается на вход 18 первого столбца матрицы, сигнал с выхода 20 третьей строки матрицы — на следующий вход 18 второго столбца матрицы и, таким образом, последовательно задействуются (m-1) входов 18 устройства.

Результат операции умножения формируется на выходах 22 устройства, причем старший разряд произведения формируется на выходе 20 первой строк и м ат рицы.

При выполнении операции деления полиномов на входы 19, 17, 16, 12, 13 подается код "0", а на входы 11, 14 подается код "1". Ключи 8 разомкнуты. Сигнал с выхода 22 каждой предыдущей строки подается на вход 15 каждой последующей строки. На входы

18 устройства поступают младшие (n+m) 7541 6

5 158 разряды полииома - делимого. Старший (и+в+1) разряд полинома-делимого поступает на вход 15 первой строки матрицы. На.входы 10 устройства поступают m младших разрядов полинома-делителя. Результат операции деления m-разрядный остаток от деления полиномов образуется на выходах 22 последней строки матрицы.

Формула изобретения

1. Матричное вычислительное устройство, содержащее матрицу размером

mxn вычислительных блоков, где m u

n — разрядность операндов, причем

1-й вход коэффициентов примитивного полинома устройства (где i = t,...,m) подключен к первым информационным входам вычислительных блоков i-го столбца матрицы, вход режима устройства подключен к входам режима вы;числительных блоков матрицы, входы режима с первого по п-й первой группы устройства подключены соответственно к вторым информационным входам вычислительных блоков строк с первой по и-ю m-ro столбца матрицы, второй информационный вход вычислительного блока j-й строки К-го столбца матрицы (где j = 1,...,п, К = 1,..., m-1) подключен к первому выходу вычислительного блока j-й строки (К +

+1)-го столбца матрицы, первый выход вычислительного блока первого столбца j-й строки матрицы подключен к 1-му выходу первой группы результата устройства, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных возможностей за счет гене рации псев до случайных дв ончных последовательностей мак симального периода, в устройстве входы режима с первого по и-й второй группы устройства подключены соответственно к третьим информационным входам вычислительных блоков первого столбца строк с первой по и-ю матрицы, второй выход вычислительного блока j-й строки К-ro столбца матрицы подключен к третьему информационному входу вычислительного блока j-й строки (К+1)го столбца матрицы, второй выход вычислительного блока m-ro столбца

j-й строки матрицы подключен к j ìó выходу второй группы результата устройства, входы с первого по (m-1)-й

10 !

45 первой группы делимого устройства подключены соответственно к четвертым информационным входам вычислительных блоков первой строки, столбцов с первого по (m-1)-й матрицы, входы с первого по и-й второй группы делимого устройства подключены соответственно к четвертым информационным входам вычислительных блоков

m-ro столбца с первой по и-ю строк матрицы, -й вход множителя устройства подключен к пятым информационным входам вычислительных блоков

j-й строки матрицы, j-е управляющие входы первой, второй, третьей и четвертой групп устройства подключены соответственно к первым, вторым, тре. тьим и четвертым управляющим входам вычислительных блоков j -й строки матрицы, 1-й вход двоичной последовательности первой группы устройства подключен к шестым информационным входам вычислительных блоков строк с первой по (и-i)-ю и соответственно столбцов с i-го по первый матрицы, 1-й вход двоичной последовательности второй группы устройства (где 1 = 2,...,n) подключен к шестым информациоиным входам вычислительных блоков строк с 1-й по и-ю и соответственно столбцов с m-го по (m-1) — и матрицы, третий выход вычислительного блока а-й строки

Ь-ro столбца матрицы подключен к четвертому информационному входу вычислительного блока (a+1)-й строки (Ь-1)-го столбца матрицы (где а =

1... .,n-1, Ь = 2,...,m), третьи выходы вычислительных блоков первого столбца строк с первой по и-ю матрицы подключены к выходам с первого по и-й третьей группы результа- та, третьи выходы вычислительных блоков и-й строки с второго по тп-й столбцов матрицы подключены соответственно к выходам с первого по (m-1)-й четвертой группы результата.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что вычислительный блок матрицы содержит пять элементов И,. два элемента ИЛИ,сумматор и ключ, причем информационные входы с первого по шестой, управляющие входы с первого по четвертый и вход режима вычислительного блока подключены соответственно к первому входу первого элемента И, к.первому

1587541

Составитель В ° Смирнов

Техред А. Кравчук. Корректор Э.Лончакова

Редактор С.Патрушева

Тираж 573

Подписное

Заказ 2422

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно †издательск комбинат "Патент", г.ужгород, ул. Гагарина, 131 информационному входу сумматора, к первому входу первого элемента ИЛИ, к второму входу первого элемента ИЛИ, к первому входу второго элемента

И, к первому входу третьего элемента

И, к первому входу четвертого элемента И, к первому входу пятого элемента И и к управляющему входу ключа, выходы второго и третьего элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого подключен к второму входу первого элемента

И, выходы первого элемента И и первого элемента ИЛИ подключены соответственно к второму и к третьему информационным входам сумматора, выход переноса которого подключен к информационному входу ключа, выход которого подключен к первому выходу вычислительного блока, информационный выход сумматора подключен к вторым входам четвертого и пятого элементов И, выходы которых подключены соответственно к второму и к третьему выходам вычислительного блока.