Оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающих устройств. Цель изобретения - повышение быстродействия оперативного запоминающего устройства. Поставленная цель достигается тем, что устройство содержит третий и четвертый инверторы 18, 19, элемент ИЛИ-НЕ 15, а в каждом элементе выборки транзисторы 4, 5. Инверторы 18, 19 сохраняют потенциалы разрядных шин 20, 21, когда закрыты элементы записи и выборки. Это позволяет выполнить цепи, предназначенные для перезаряда разрядных шин 20,21, с низким сопротивлением. В результате скорость их перезаряда увеличивается. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1589 (51)5 G 11 С 11 40

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4605559/24-24 (22) 14.11.88 (46) 30.08.90. Бюл. № 32 (71) Ленинградский электротехнический институт им. В. И. Ульянова (Ленина) (72) Б. С. Цирлин, А. Ю. Кондратьев, Н. А. Голдин и В. А. Романовский (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР № 1365129, кл. G 11 С 11/40, 1986.

Авторское свидетельство СССР № 1474738, кл. G 11 С 1/40, 1987. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙС.ТВО (57) Изобретение относится к вычислитель2 ной технике и может быть использовано для построения оперативных запоминающих устройств. Цель изобретения — повышение быстродействия оперативного запоминающего устройства. Поставленная цель достигается тем, что устройство содержит третий и четвертый инверторы 18, 19, элемент ИЛИ—

НЕ 15, а в каждом элементе выборки транзисторы 4, 5. Инверторы 18, 19 сохраняют потенциалы разрядных шин 20, 21, когда закрыты элементы записи и выборки.

Это позволяет выполнить цепи, предназначенные для перезаряда разрядных шин 20, 21, с низким сопротивлением. В результате скорость иХ перезаряда увеличивается. 1 ил.

1589324

Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающ;х устройств.

11сль изобретения — повышение быстродействия оперативного запоминающе1о устройства.

На чертеже представлена схема оперативного запоминающего устройства.

Устройство содержит элементы 1 памяти, элементы выборки на транзисторах 2--5 п-типа, элементы записи на транзисторах 6 и 7, нагрузочные элементы на транзисторах 8 — 10 и 11-- 3, элемент И вЂ” ИЛИ 14, элемент ИЛ И вЂ” НЕ 15, инверторы 16 — -19, первую 20 и вторую 21 разрядные шины, входы 22 выборки, информационные прямой 23 и инверсный 24 входы и прямой 25 и «;1в рсный 26 выходы, тактовый вход 27 и выход 28 признака завершения переходных процесс ов. Сопротивление открытых транзисторов и и р-типа инверторов 18 и ! 9 в К --1 раз больше сопротивления открытых транзисторов нагрузочных элементов и элементов записи вместе - элементом ИЛИ !1Е 15 или элементов выборки вместе с элеме11том памяти со1г1 встственно, где К отно1пе11ие величины напряжения питания устройства к порогово "1у напряжению инверторов 16 и 17 1: -..1 ментов 1 памят«.

Ус.гройство работает ел< дх юп,им образом.

Б режиме хранения на всс вя:.l»r 22. на вход 27 устройства и на и1формацио11н»1е входы 23 и 24 11одается низкий потенциал. При этом закрываются транзисто ры 2 и 3 элсме,1тов выборки и транзисторы 6 и 7 элементов за1,иси, а транзисторы 8 и 1 нагрузочных элементов откры. ваются. в результате чего 11а разрядных шинах 20 и 2! устанавливаются высокие НотсHIIè I,l»I, а HH выходах инверторов !6 и 7, т. е. на выходах 25 и 26 устройства низкие потенциалы, что вызывает появление высокого потенциала на выходе элеменlIa !5 и такого же потенциала на выходе элеме1гга 14, т. е. на выходе 28 признака завершения переходных процессов устройства.

Режимы считывания и записи информации инициируются подачей на вход 27 устройства высокого потенциала, который закрывает транзисторы 8 и 11 элементов нагрузки. Поскольку при этом высоким потенциалом с выхода элемента 15 закрыты и транзисторы 10 и 13 элементов нагрузки, разрядные шины 20 и 21 оказываются отключенными от нагрузки и высокие потенциалы на них поддерживаются только инверторами 18 и 19, которые имеют высокие сопротивления открытых транзисторов.

В режиме считывания на соответствующий вход 22 подается высокий потенциал, открывающий транзисторы 2 и 3 элемента выборки, и низкий потенциал с одного из входов элемента 1 памяти поступает на разрядную шину 20 или 21 («перетягивает» один из инверторов 18 и 19). В результате на вь1ходе одного из инверторов 16 и 17, т. е. на информационном выходе 25 или 26, появляется высокий потенциал, а на выходе элемента 15 — низкий потенциал, который вызывает появление такого же потенциала на выходе 28 устройства, что свидетельствует

1 r о завершении считывания информации. Этот же потенциал закрывает транзисторы 4 и 5 элемента выборки, отсекая элемент 1 памяти от разрядных шин 20 и 21, а потенциалы, установившиеся на этих шинах, 15 сохраняются за счет наличия инверторов 18 и 19. Кроме того, низкий потенциал с выхода элемента 15 открывает транзисторы 10 и 13 элементов нагрузки и высокий потенциал с выхода 25 или 26 устройства через открытые транзисторы 12 и 13 или 9 и 10 поступает на шину 21 или 20, поддерживаяя в ысок ий потенциал последней.

В режиме записи, кроме подачи высокого потенциала на соответствующую адресну1о шину 22, такой же потенциал подается на один из информационных входов 23 или 24, что открывает транзистор 6 или 7 соответствующего элемента записи. Далее процесс записи происходит так же, как и процесс считывания, т. е. информация считывается из элемента 1 памяти и посту:.. 0 пает на в ы ход 25 или 26 устройства, в результате чего на выходе элемента 15 появляется низкий потенциал.

Если при этом информация, поданная На входы 23 и 24, совпадает с ранее записанной в элемент 1 памяти, то появлс:j, ние низкого потенциала на выходе элемента 15 приводит к появлению такого же потенцHала на выходе элемента 14, котор»1й, апирая транзисторы 4 и 5 элеме1гта выборки. отсекает элемент 1 памяти от разрядных шин 20 и 2! и свидетельствует о завершении процесса записи.

После этого, как и в режиме считывания, потенциалы на шинах 20 и 21 сохраняются за счет наличия инверторов 18 и !9 и связи между выходами 25 и 26 устройства и его

45 разрядными шинами 21 и 20 через транзисторы 12, 13 и 9, 10 элементов нагрузки соответственно.

Если информация, поданная на входы 23 и 24, противоположна ранее записанной в элемент 1 памяти, т. е. той, что поступила на

5О выходы 25 и 26, то появление низкого потенциала на выходе элемента 15 не !lpHBojlHT к появлению такого же потенциала на выходе элемента !4. В этом случае низкий потенциал с выхода элемента 15 через открытый транзистор 6 или 7 одного из эле.:ентов записи поступает на разрядную шину 20 или 21 соответственно, в результате чего на обеих разрядных шинах 20 и 21 присутствуют низкие потенциаль» Это приво ° ит к появле! 589324

Формула изобретения

»T< r> (., »

Ре>такт»р 7<. Or а > т„

I »»» ° ° < „

»

Заказ »;4 "< (>! < r<>(> <(С.ак<бо(>ека>< (!<>.rr» « < » <><

BI ((II (I ((I (.; .;r ета< »т><>< ч ». :,, а;»>»3>< «><>»< ч е <>< к" »<> (КII Г «. <.(I (> < r,,,:: ;,,,, - к » ; „ », r !, < к >, > <,. » » <> П ;. » » <;> I ., I,, ; »,, ; \ нию высоких потенциа.!()в на <>бонх выходах

25 и 26, и с од!и>! (> H«Hi! х высокий потенциал через открыть<е транзисторы !2, 13 или 9, 10 одного и! элементов нагрузки поступает на шину 2! или 20. 1!осле тог(, как присходит перек.!юче IH(элемента 1 памяти в новое состояние !(од дей TBHBì низкого потенциала, постуfl! IB!11(» через элемент выборки с одной из разрядных шин 20 или 21, на другой разряд <ой !i!;!He 21 или 20 соответственно появл>!ется Высокий потенциал, что вызывает появленис низкого потенциала на выходе инвертора 7 или 16, после чего, наконец, пер. ключается элемент

14 и на выходе 28 устройства появля,ется низкий потенциал, который, как и в предыдущем случае, запирает транзисторы 4 и 5 элемента выборки, отсекая элемент памяти от разрядных шин 20 и 21, и свидетельствует о завершении записи. Как и в предыдущем случае, потенциалы на разрядных шинах 20 и 21 сохраняются:!осле этого за счет наличия Hills; рторов 18 и !9 и связей между вых(>д!!м!! 25 и 26 y(Tpol(cTB(I и ef o разрядыми шин»ми 21 и 20 чер>."3 транзисторы 12, !.5,и .!. 0 эг!ементов н»гп >зки.!! : «1>» г в режим хр»пения осу!цествляетг!»>,l,r"";. !(и l HX If<)r PH! H3;fOB !13 входы 23, >4 и 2..;р(>H;>»«H:3 его входы 22.

В (>;:у,;1,!:r закры«»к>тгя т>>анзисторы 6 и 7 ., v. „, .; „и «r. («>рки, " трап >исторы 8 и 1!

ЭЛЕМСНтOH «;f«PÓËÊff ЫваЮтСЯ И На РаЗРЯДных шинах ". и 2(>«:.;<т IH)T(5I высокие потенциалы, !!!! В (х< д. 11(>и(а<)дит к появлению высокого нотон(:,:r и» Выходе элемента !5, а затем т»ког<> же (тоте>!циала на выходе 28 устройсгва, что свидетельствует о завершении перехода устройства в режим хранения. При этом открываются транзисторы 4 и 5 элементов выборки и закрываются транзисторы !0 и 13 элементов нагрузки, т. е. устройство оказывается подготовленным к следующем циклу считывания или записи информации.

Оперативное запоминающее устройство, содержащее элементы памяти, элементы выборки, выполненные на первом и втором транзисторах п-типа, затворы которых являются ссютветствующими входами Вь;борки устройства, истоки ссютветственно co(.!« i;lib< с первыми и вторыми входами соотв T(TBvfo. > .";с:1: >н памяти, первый и втopoH » i(М . !! . 1,< li> !!(!I, Bbllia !1(.. Í» TP3 >fBH (. !

>а х > . <;и», стоки которых подключены к пер! <)P0H,"f!ЗP5l 1Hbf »! !LIHHBM УСТРОЙ TB3 . (. « .: гв(fl f!<), 1 3»TBOp bi я В.тяютс я 11 !>я," 11»!М и;: «ерсным информационными входами устр<. йс ГВ» ÎÎòÂÅòÑòÂÅÍÍÎ, ПЕрВЫй И ВтОрОй i!3груз >«ffbfe элементы р-типа, каждый из котоpblx выполнен на трех транзисторах р-п((0 па, стоки первого и второго которых подключены к соответствующим разрядным шинам устройства, затворы первых транзисторов первого и второго нагрузо !ного элемен тов объединены и являются тактовым входом устройства, затворы вторых транзисторов первого и второго нагрузочных элементов соединены с затворами тр нзисторов первого и второго элементов записи соответственно, истоки третьих транзисторов нагрузо Hli>!x элементов соединены со стоками вторых транзисторов соответствующих нагрузочных элементов, элемент ИИЛ И, выход которого является выходом признака завершения перехоlHhfx процессов устройства, 3 первые входы перв;>и и второй

Груllf! ((к-,, fffc. rlr>» <. 33TB()p3. (T1>(iflBHOTopoB первого и,-..то!Н>гU элемен I oB записи соответстБЕННО, Два И НВС, TOP», ВХОДЫ KOTOPblX ПОДключсны к первой и второй разрядным шинам устройств (<>oòâåòñòâåннО, а выходы явa5IfoT(.» прямым i» инверсным информационными выходами хстройства соответственно, 30 OT iu«afo:цеегя .гем, что, с целью повышения быстродействия устройства, QHo содержит третий и четвс ртый инверторы, элемент

ИЛИ вЂ” 1!Е, » н каждом элементе выборки третий и четвертый транзисторы н-типа, истоки которых с<к>тветственно соединены со сто35 ками нср»of о и второго транзисторов этого же э.-:емeiгга выборки, затворы соединены с Bbixor»>м элемента И- — ИЛИ. а стоки подкл;оьс ы к соответствующим разрядным

ПI И На Х! (. т !)»>>H ТВ 3, К f(OTOPbfM ПОДКЛ <ОЧЕНЫ ВЫ—

4, ходь! ..: "..:; > и четвертого инверторов соот:.<.; .. Входы которых соединены

",:р «ого и второго инверторов с<и>(нет: .;.. истоками третьих транзисторов Вт,: первого нагрузочных элеменТоВ с.х,—:., «(-нно, первым и Вторым Вхо4 да м:.. -..: .: 3 ИЛ И вЂ” -HE соответственно, с:::,:... х >дами второй и первой групп с О< : ..:: о элемента И вЂ” ИЛ И, вход тр:, -;:. !ы которого соединен с выходом

:;, 1И вЂ” НЕ, истоками транзисторов

:: записи, затворами третьих трлн., fi3ãðóço÷ffûx элементов, истоки пер;:»нзисторов которых подкл(очены к ши:::. пя устройства.