Оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике и предназначено для использования в запоминающих устройствах на биполярных транзисторах. Целью изобретения является снижение потребляемой мощности устройства. В каждом элементе 2 выборки содержатся два транзистора 9, 10 выборки, с соответствующими связями. Транзисторы 9, 10 осуществляют коммутацию токов записи, задаваемых источниками 4,5, в разрядные шины 8 матричного накопителя 1. При этом токи источников 4,5 одновременно используются для снижения потенциалов на базах транзисторов 20, 21, что позволяет отказаться от дополнительных источников тока. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111

А1 (51) 5 Г 11 С 1 1/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4457495/24-24 (22) 08.07.88 (46) 23, 06.90. Бюл. Л™- 23 (72) С.М.Игнатьев (53) 681.327.6 (088.8) (56) Заявка Японйи № 61-35628, кл. G 11 С 11/40, опублик. 1986.

Заявка Японии ¹ 60-23433, кл. G 11 С 11/40, опублик. 1985. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычис-лительной технике и предназначено для иопользования в запоминающих устрой2. ствах на биполярных транзисторах.

Целью изобретения является снижение потребляемой мощности устройства.

В каждом элементе 2 выборки содержатся два транзистора 9 и 10 выборки с соответствующими связями. Транзис-. торы 9 и 10 осуществляют коммутацию токов записи, задаваемых источниками

4 и 5, в разрядные шины 8 матричного накопителя 1. При этом токи источников 4 и 5 одновременно используются для снижения потенциалов на базах транзисторов 20 и 21 что позволяет отказаться от дополнительных источников тока. 1 ил, 1573472

Изобретение относится к вычислительной технике и предназначено для использования в запоминающих устройствах на биполярных транзисторах, Цель изобретения — снижение потребляемой мощности устройства.

На чертеже представлена принципиальная электрическая схема оперативного запоминающего устройства.

Устройство содержит матричный накопитель 1, элементы 2 выборки, блок 3 записи, источники 4 и 5 тока записи, источники 6 и 7 тока считывания, разрядные шины 8 накопителя первые 9 и вторые 10 транзисторы выборки, первые 11 и вторые 12 потенциалозадающие транзисторы, входы 13

ыборки разрядов устройства, первый

4 и второй 15 ключевые транзисторы, информационные входы 16 и 17 нагрузочные резисторы 18 и 19, транзисторы 20 и 21 связи, шину 22 питания.

Матричный накопитель 1 может содержать элементы 23 памяти, состоящие иэ запоминающих 24 и 25 и нагрузочных 26 и 27 транзисторов, адресные шины 28, источники 29 тока хранения.

Устройство работает следующим образом.

В режиме хранения информации состояния элементов 23 матричного накопителя 1 поддерживаются за счет тока

xðàíåíHÿ, обеспечиваемого источниками 29. На шинах 28 установлены одинаковые напряжения низкого логического уровня. В каждом элементе 23 транзисторы 26 и 27 выполняют функции генераторов, тока, ток одного из которых втекает в базу, а второйв -коллектор одного из транзисторов

24 и 25, находящегося в открытом состоянии. Открытый транзистор 24 или 25 насыщен вследствие того, что его базовый и коллекторный токи приблизительно равны,в результате чего потенциал его первого коллектора ниже базового и, поступая на базу другого транзистора 24 и 25, запирает его.

В режиме считывания информации требуемая строка матричного накопителя 1 выбирается посредством повышения потенциала на соответствующей ппяне 28. Для выборки нужного столбца матричного накопителя 1 на соответствующий вход 13 выборки поступа,ег высокий логический уровень напряжЕния. Уровни напряжений, поступающие на входы выборки 13 и информационные входы 16 и 17, соотносятся между собой так, что потенциал на входе

13 выборки, соответствующем выбранной паре разрядных шин 8, занимает среднее положение между высоким потенциалом на информационных входах 16 и 17 и низким потенциалом на остальных входах 13 выборки. При таком соотношении входных напряжений токи источников 6 и 7 тока считывания через соответствующие транзисторы 9 и 10 ответвляются в выбранную пару разрядных шин 8, а токи источников 4 и 5 тока записи включаются в эмиттеры транзисторов 14 и 15 и протекают в подключенных к их коллекторам первом t8 и втором 19 нагрузочных резисто2п рах, создавая падение напряжения на них. Напряжение низкого уровня на коллекторах транзисторов 14 и 15 через первый 20 и второй 21 транзисторы связи поступают на базы потенциало25 задающих транзисторов 11 и 12 и запирает их, так как потенциалы на базах транзисторов 11 и 12 устанавливаются существенно ниже потенциалов на базах транзисторов 24 и 25 в выбран30 ном элементе 23 памяти. Таким образом, в режиме считывания создаются условия для ответвления токов, включенных в выбранную пару разрядных шин 8, во вторые коллекторы транзис" торов 24 и 25 элемента 23 памяти, принадлежащего выбранной стороне матричного накопителя 1. Вытекание тока из вторых коллекторов транзисторов

24 и 25 приводит к прямому смещению

4О соответствующих р-п-переходов, в результате.чего базовые уровни транзисторов 24 и 25 транслируются на соответствующие разрядные шины 8, создавая на них информационную разность

45 потенциалов, в соответствии с состоянием выбранного элемента 23 памяти.

Включение токов считывания во вторые коллекторы транзисторов 24 и 25 выбранного элемента 23 памяти приводит

50 к соответствующему увеличению токов баз и первых коллекторов этих транзисторов, что несколько изменяет степень насыщения открытого транзистора

24 или 25. Поэтому для обеспечения необходимой устойчивости выбранного элемента 23 памяти для величин токов считывания и хранения должно быть . выполнено определенное соотношение

5 15

В режиме записи информации для опрокидывания выбранного элемента 23 памяти необходимо вывести из насыщения прежде открытый тра н эис тор 24 или 25 и прекратить протекание в его базу тока коллектора соответствующего транзистора 26 или.27. Для этого достаточно значительно повысить ток во втором коллекторе транзистора 24 или 25 с низким базовым потенциалом в предшествующем состоянии, при этом в его коллектор полностью ответвляется ток соответствующего транзистора

26 и 27 и ток в базе ранее открытого транзистора 24 и 25 прекращается. Для ускорения процесса эапирания транзистора 24 и 25 целесообразно полностью отключить ток из его второго коллектора. Для осуществления данного процесса на одном из информационных входов 16 и 17, в соответствии с записываемыми данными, уровень напряжения опускается ниже высокого уровня на входе 13 выборки, соответствующем выбранной паре разрядных шин 8. При этом ток соответствующего источника

4 или 5 тока записи отключается из транзистора 14 или 15 блока 3 записи и ответвляется в нужную разрядную шину 8. Высокий потенциал на коллекторе транзистора 14 или 15 с низким потенциалом на базе через соответствующий транзистор связи 20 или 21 поступает на базу потенциалозадающего транзистора 11 или 12 выбранного элемента 2 и отпирает его, так как высокий уровень напряжения на базе транзисторов 11 и 12 лежит выше высокого уровня напряжений на базах транзисторов 24 и 25 выбранного элемента 23 памяти. Таким образом, в разрядной шине 8, соответствующей ранее закрытому транзистору 24 и 25, протекает суммарный ток источников

4, 6 или 5, 7, а из второй шины 8 ток полностью отключается.

73472 6 торых подключены к соответствующим первой и второй разрядным шинам матричного накопителя, два источника тоха считывания, первые выводы которых подключены к шине питания уст-! ройства, блок записи, состоящий из двух ключевых транзисторов, двУх транзисторов связи, двух источников тока записи, двух нагрузочных резисторов, первые выводы которых соединены с базами первого и второго транзисторов связи соответственно и. с коллекторами первого и второго ключевых транзисторов соответственно, базы которых являются информационными входами устройства, а эмиттеры соединены с первыми выводами первого и второго источников тока записи соот2О ветственно, вторые выводы которых подключены к шине питания устройства, эмиттеры второго и первого транзисторов связи соединены с базами первых и вторых потенциалозадающих

25 транзисторов элементов выборки соответственно, коллектрры транзисторов связи подключены к шине нулевого потенциала устройства, о т л и ч а ю— щ е е с я тем, что, с целью сниженчя

3р потребляемой мощности, устройство содержит в калфом элементе выборки два транзистора выборки, коллекторы которых соединены с эмиттерами соответственно первого и второго потенциалозадаюших транзисторов данного

35 элеМента выборки,.коллекторы первого и второго потенциалозадающих транзис- торов соединены с вторыми выводами первого и второго нагрузочных резисторов и подключены к шине нулевого потенциала устройства, базы транзисторов выборки в каждом элементе выборки объединены и являются входами выборки соответствующих разрядов устройства, первые эмиттеры первых и вторых транзисторов выборки всех элементов выборки соответственно сое50

Формула из обр е т ения

Оперативное запоминающее устройство, содержащее матричный накопитель, элементы выборки, каждый из. которых состоит из двух потенциалозадающих транзисторов, эмиттеры кодинены с первыми выводами первого и второго источников тока записи, а вторые эмиттеры первых и вторых транзисторов выборки всех элементов выборки соответственно соединены с вторыми выводами первого и второго источников тока считывания.