Комбинационный сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Целью изобретения является уменьшение мощности, потребляемой сумматором. Сумматор содержит в каждом разряде МОП-транзисторы N-типа 1-18 и P-типа 19-26, элементы НЕ 27,28, малосигнальные элементы НЕ 29,30 и позволяет осуществлять индикацию моментов окончания переходных процессов. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„5LI ÄÄ 1596321 А1 (я)я G 06 F 7/50

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР л

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ. (54) КОМБИНАЦИОННЫЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ. Целью изобретения является уменьшение мощности, потребляемой сумматором, Сумматор содержит в каждом разряде МОП-транзисторы и-типа

1 — 18 и р-типа 19 — 26, элементы НЕ 27, 28, малосигнальные элементы НЕ 29, 30 и позволяет осуществлять индикацию моментов окончания переходных процессов, 1 ил.

1 (21) 4605344/24-24 (22) 14.11.88

-(46) 30.09.90. Бюл. hh 36 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) В.И.Варшавский, А.Ю.Кондратьев, В.А,Романовский и Б.С,Цирлин (53) 681.325(088,8) (56) Асторское свидетельство СССР й. 1465881, кл, 6 06 F 7/50, 1987.

Авторское свидетельство СССР

М 1527630, кл. G 06 F 7/50, 1988.

a)

a)

Ó д ) 4а а Ю

1ю

1596321

Изобретение.относится к вычислительной технике и может быть использовано в процессорах ЭВМ, Цель изобретения — уменьшение мощности, потребляемой сумматором.

На чертеже представлена схема разряда комбинационного сумматора.

Каждый разряд комбичационного сумматора содержит МОП-транзисторы 1 — 18 итипа и МОП-транзисторы 19 — 26 р-типа, элементы НЕ 27 и 28 и малосигнальные элементы НЕ 29 и 30, имеет прямые и инверсные входы первого а, а и второго Ь, Ь слагаемых, переноса р. р, прямые и инверсные выходы суммы s, з и переноса р, р.

Сумь атор работает следующим образом.

При подаче на все входы слагаемых напряжения, соответствующего значению логического нуля (а=а=Ь=Ь=О) закрываются все транзисторы 1 — 18 и-типа и открываются все транзисторы 19-26 р-типа. При этом схема переходит в инертное состояние, которое характеризуется значением логического нуля.на обоих выходах суммы (э=э=О) и высокоимпедансным состоянием выходов переноса.

Если на входах сумматора начать устанавливать рабочий набор сигналов (а а, blab), то при появлении логической единицы на одном из входов слагаемых закрывается соответствующая пара транзисторов р-типа, отключая входы элементов НЕ 27 и 28 от шины питания. Однако единичный потенциал на входах элементов НЕ 27 и 28 сохраняется эа счет обратных связей через элементы HE 29. и 20 до тех пор, пока на всех входах данного разряда сумматора не установится какой-либо рабочий набор сигналов.

После установления на входах сумматора рабочего набора сигналов открываются транзисторы п-типа, на затворы которых поданы единичные потенциалы, и нулевой потенциал с одного из входов переноса (р . или р) поступает на вход определенного элемента НЕ 27 или 28, где этот потенциал

"подсаживает" выход малосигнального элемента НЕ, подключенного к данному элементу НЕ. В результате на выходе этого элемента НЕ и, следовательно, на соответствующем выходе суммы устанавливается значение логической единицы.

Если на входах сумматора устанавливается единичный рабочий набор сигналов (а=Ь=р=1и a=b=p=o), то нулевой потенциал с общей шины сумматора через открытые транзисторы 3 и 7 поступает на выход р., а

1 с входа р через открытые транзисторы 1 и 5 — на вход элемента HE 27, В результате напряжение на выходе s принимает значение логической единицы.

Если на входах сумматора устанавливается нулевой рабочий набор сигналов

5 (а= b= р= О и а=Ь=р= 1), тонулевой потенциал с общей шины сумматора через открытые транзисторы 11 и 15 поступает на выход р, а с входа р через открытые транзисторы 10 и 14 — на вход элемента НЕ 28. В результате

10 напряжение на выходе s принимает значение логической единицы.

Если на входах сумматора устанавливается рабочий набор сигналов, в котором значение "1" имеется на одном прямом и двух

15 инверсных входах (например, а=б=р=1 и а=Ь=р=О), то нулевой потенциал с входа р через открытые транзисторы 1 и 14 поступает на вход элемента НЕ 27. На выходе s появляется значение "1", которое открывает

20 транзистор 17, и нулевой потенциал с общей шины сумматора через транзисторы 17 и 16 проходит на выход p, Если на входах сумматора устанавливается рабочий набор сигналов., в котором

25 значение "1" имеется на двух прямых и одном инверсном входах (например, а=Ь=р=1 ° и а=Ь=р=О), то нулевой потенциал с входа р через открытые транзисторы 2 и 13 поступает на вход элемента НЕ 28. На выходе з.

30 появляется значение "1", которое открывает транзистор 18, и нулевой потенциал с общей шины сумматора через открытые транзисторы 18 и 4 проходит на выход р.

Благодаря обратной связи через соот35 ветствующий малосигнальный элемент НЕ

29 или 30 значение логической единицы, установившееся на одном из выходов суммы в результате подачи рабочего набора входных сигналов, сохраняется до тех пор, 40 пока все входы сумматора не перейдут в инертное состояние.

После того, как все входы сумматора перейдут в инертное состояние, открываются транзисторы 19-26 р-типа и единичный

45 потенциал поступает на входы элементов

НЕ 27 и 28, где он "перетягивает" выходы малосигнальных элементов НЕ 29 и 30, в результате чего на выходах элементов Н Е 27 и 28, т.е. на выходах s и s, устанавливается

50 значение логического нуля, что свидетельствует о возврате сумматора в инертное состояние. Таким образом, индикация моментов окончания переходных процессов в сумматоре осуществляется по состоя55 нию выходов суммы всех его разрядов и выхода переноса из старшего разряда.

Для обеспечения работоспособности схемы. сопротивление открытых транзисторов р- и и-типа малосигнальных элементов

НЕ 29 и 30 должно превышать более чем в 4 а

1596321 раз соп ротивление остальных транзисторов сумматора, где а- отношение порога срабатывания элементов НЕ 27 и 28 к напряжению питания сумматора.

40 стоки которых соединены с входами соответственно первого и второго элементов

НЕ, выходы которых соединены с входами соответственно первого и второго малосигнальных элементов НЕ, выходы которых со45 единены с входами соответственно первого и вт рого элементов НЕ.

Составитель В. Черников

Техред М.Mr ргентал Корректор Т.Палий

Редактор А. Огар

Заказ 2910 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям и ри ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Формула изобретения

Комбинационный сумматор, содержащий в каждом разряде восемнадцать

МОП-транзисторов п-типа и два элемента

НЕ, причем затворы первого, второго, третьего и четвертого транзисторов и-типа подклю ены к прямому входу первого слагаемого, затворы пятого. шестого, седьмого и восьмого транзисторов и-типа — к прямому входу второго слагаемого, затворы девятого, десятого, одиннадцатого и двенадцатого транзисторов и-типа — к инверсному входу первого слагаемого, затворы тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого транзисторов и-типа — к инверсному входу второго слагаемого, а затворы семнадцатого и восемнадцатого транзисторов и-типа — соответственно к прямому и инверсному выходам суммы данного разряда сумматора, стоки первого и девятого транзисторов и-типа соединены с входом первого элемента НЕ, выход которого соединен с затвором семнадцатого транзистора п-типа, стоки второго и десятого транзисторов и-типа соединены с входом второго элемента НЕ, выход которого соединен с затвором восемнадцатого транзистора п-типа, истоки первого и десятого транзисторов и-типа объединены и соединены со стоками пятого и четырнарцатого транзисторов п-типа, а истоки второго и девятого транзисторов и-типа — со стоками шестого и тринадцатого транзисторов и-типа, истоки пятого и тринадцатого транзисторов и-типа объединены и соединены с инверсным входом перечоса, а истоки шестого и четырнадцатого транзисторов п-типа — с прямым входом переноса данного разряда сумматора, стоки третьего, четвертого и восьмого транзисторов и-типа объе-. динены и подключены к инверсному выходу

35 переноса, а стоки одиннадцатого, двенадцатого и шестнадцатого транзисторов и-типа — к прямому выходу переноса данного разряда сумматора, сток третьего транзистора и-типа соединен с истоком седьмого транзистора п-типа, стоки четвертого и восьмого транзисторов и-типа — с истоком восемнадцатого транзистора п-типа, сток одиннадцатого транзистора и-типа — с истоком пятнадцатого транзистора п-типа, а стоки двенадцатого и шестнадцатого транзисторов п-типа — с истоком семнадцатого транзистора и-типа. стоки седьмого, пятнадцатого, семнадцатого и восемнадцатого транзисторов и-типа объединены и подключены к общей шине сумматора,отл ич а ю шийся тем, что, с целью уменьшения мощности, потребляемой сумматором, в каждый er o разряд введены восемь транзисторов р-типа и два малосигнальных элемента НЕ, причем затворы первого и второго транзисторов р-типа подключены к прямому входу первого слагаемого, затворы третьего и четвертого транзисторов р-типа — к инверсному входу первого слагаемрго, затворы пятого и шестого транзисторов р-типа — к прямому входу второго слагаемого, а затворы седьмого и восьмого транзисторов р-типа — к инверсному входу второго слагаемого данного разряда сумматора, шина питания сумматора подключена к истокам первого и второго транзисторов р-типа, стоки которых соединены с истоками соответственно третьего и четвертого транзисторов р-типа, стоки которых соединены с истоками соответственно пятого и шестого транзисторов р-типа, стоки которых соединены с истоками соответственно седьмого и восьмого транзисторов р-типа,