Накапливающий сумматор избыточного кода

 

Изобретение относится к вычислительной технике и технике передачи данных и может быть использовано для поочередного суммирования многоразрядных двоичных чисел в пакетном T<SB POS="POST">1</SB>-коде. Цель изобретения - расширение области применения за счет суммирования двоичных чисел, представленных в пакетном T<SB POS="POST">1</SB>-коде. Сумматор содержит N одноразрядных сумматоров (где N - разрядность кода), элемент НЕ, элементы И и элементы ИЛИ, триггеры, вход слагаемого, вход установки, выход суммы, в каждом одноразрядном сумматоре содержится триггер, элемент запрета, элементы ИЛИ, элементы И с соответствующими связями. Время сложения в пакетном T<SB POS="POST">1</SB>-коде составляет один такт. Это позволяет значительно уменьшить время выполнения арифметических операций в вычислительных устройствах. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (191 (111 (51)5 С 06 Р 7/49

3йИ23Я1

M. ИБ":. iL,:" t t,"¸.",@. ;

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР

1 (21) 4461552/24-24 (22) 18.07,88 (46) 30.10.90. Бюл. № 40 (72 А.В. Ткаченко и А.В. Мережкин (53) 681.325.5(088.8) (56) Авторское свидетельс=ao СССР № 1532916, кл. G 06 F 7/49, 1987.

Авторское свидетельство СССР по заявке ¹ 4419431/24-24, кл. С 06 F 7/49, 03.05.88. (54) НАКАПЛИВА101!КЙ; СУММАТОР ИЗБЫТОЧ. НОГО КОДА (57) Изобретение относится к вычислительной технике и технике передачи данных и может быть использовано для поочередного суммирования многоразрядных двоичных чисел в пакетном

Изобретение относится к вычислительной технике и может быть использовано для поочередного суммирования слагаемых в пакетном t -коде.

Цель изобретения — расширение области применения за счет суммирования двоичных чисел в пакетном

t, — êîäå.

На фиг. 1 представлена схема накапливающего с локатора избыточного кода (для и = 7); на фиг. 2 — схема одноразрядного сумматора.

Сугжатор (фиг. 1) содержит элемент HF 1, первый элемент И 2, первый элемент ИЛИ 3, второй элемент

И 4, с первого по и-й одноразрядные сумматоры 5,-5, вход 6 слагаемого одноразрядного сумматора 5, вход 7 слагаемого сумматора, первый и вто2

t êîäå. Цель изобретения — расширение области применения за чет суммирования двоичных чисел, представленных в пакетном t(-коде. Сумматор содержит и одноразрядных сумматоров (где n — разрядность кода), элемент

НЕ, элементы И и элементы ИЛИ, триггеры, вход слагаемого, вход установки, выход суммы, в каждом одноразряд» ном сумматоре содержится триггер, элемент запрета, элементы ИЛИ, элементы И с соответствующими связями.

Время сложения в пакетном t(-коде составляет один такт. Это позволяет значительно уменьшить время выполнения арифметических операций в вычислительных устройствах. 1 з.п.ф-лы, 2 ил.

1 рой управляющие входы 8-9 одноразрядного сумматора 5, второй выход

10 переноса одноразрядного сумматора 5, третий, четвертый и пятый управляющие входы 11-13 одноразрядного сумматора 5, первый вход 14 установки одноразрядного сумматора 5, прямой вьг од 15 суммы одноразрядного сумматора 5, выход 16 суммы сум матора, шестой управляющий вход 17 .одноразрядного сумматора 5, первый выход 18 одноразрядного сумматора 5, управляющий выход 19 одноразрядного сумматора 5, инверсный выход 20 суммь одноразрядного сумматора 5, второй элемент ИЛИ 21, вход 22 установки сумматора, первый и второй триггеры

23 и 24.

1603370

A =.Еа gs), (1)

5 где а с 0,1) — двоичный коэффициент, Q(s) — вес разряда.

Для пакетного t< -кода а и (з) задаются условиями: и

a, > - 1, при Q (s+2) с. А —,0 а„{1 (1с) а {17 (а+3)

k=s+t (2) а = О, при Q(s+2) А — у а„уОс) ,к 5+-1

О, при.s аО

1, при s =0,1 (3)

4)(s-2) +(P(s-3), при s 1 деленных в общем случае не менее, чем тремя нулями.

Значение у (n+3) составляет мощность п-разрядного пакетного t --кода.

Q(s) + g> (s-1) + (s) + {17(з-1) = Cp(s+2) + g (s) + g(s-1) (4) g(s+1) + Q(s) + f(s) + 47(s+1) = { (з) + {17 (в+1.) + y(s+2 )

- I

На основании алгоритма сложения (4) и приведенного правила сложения, каждый одноразрядный сумматор s-го разряда на выходе сигнала управления формирует сигнал управления, поступающий в (s-1)-й и (s+1)-й одноразряд40 ные сумматоры, как функцию логического умножения значащих цифр первого и второго слагаемых в s-м разряде

А и В, т.е. (5)

На выходе первого сигнала переноса одноразрядный сумматор формирует сигнал переноса, поступающий в (s+2)-й одноразрядный сумматор, как функцию логического умножения сигнала управ ления из этого же s-ro разряда и сигнала управления из (s-1)-ro разряда, т.е.

{ (1) + g (1) = {1 (1) + Q (1)

y(2) + y (1) + (1 (1) = {17(3) + { (2)

y(2) + (Р(1) + (Р(2) + y (1) = ((3) + (1 (2) + (7(1) (9) Одноразрядный сумматор 5 (фиг.2) содержит первый элемент ИЛИ 25, элемент 26 запрета, второй элемент ИЛИ

27, первый элемент И 28, .третий элемент ИЛИ 29, триггер 30, второй и третий элементы И 31 и 32, второй вход 33 установки одноразрядного сумматора 5.

Из представления (2) следует, что пакетная форма изображения чисел характеризуется наличием пакетов из двух следующих подряд единиц, разСледовательно, правило суммирования для пакетного t< -кода имеет вид:

ОООО 1100 11 0 0110. 0110

0110 1100 0110 1100 + 0000

0110 1101 0111 0111 0110

Любое натуральное число А можно представить многочленом:

Из выражений (2) и (3) вытекает способ сложения пакетного t -кода

4 Э т.е, 1

5+а (6)

На выходе второго сигнала переноса одноразрядный сумматор формирует сигнал переноса, поступающий в (s+3)-й одноразрядный сумматор, как переключательную функцию

Р— (А Ч В+ ) О, (7) где А 5 — значение первого слагаемого з-го разряда;

 — значение второго слагаемого (s+2)-го разряда;

U« — сигнал управления из (s+i)-го разряда.

На выходе суммы одноразрядный сумматор формирует сигнал суммы в з-м разряде, как переключательную функцию

Б (В 9P ЧР ) Р . (8)

Алгоритм суммирования значащих цифр в двух младших разрядах пакетного

t, — êoäà следующий:

16033

Следовательно, правило суммирования для двух младших разрядов пакетного t -кода имеет вид:

00 10 11 10 00 110 t 10 100

+11 +1О +00 +00 +1О + f 00 +110 + f 10

11 11 11 10 10 011 111 011

Сущность изобретения состоит в ре- 10 ализации формул (4)-(9) для суммирования чисел, представленных в пакетном C -коде.

Одноразрядные сумматоры 5 предназначены для выработки сигнала суммы 15 на выходе 15 при поочередном поступлении на его вход 6 значащих цифр двух слагаемых, а на входы 8 и 9 первого и второго сигналов переноса из (s-2)-ro и (s-3)-ro ра"-рядов соответственно., выработки первого и второго сигналов переноса на выходах

18 и 10 в (s+2)-й и (я+3)-й paзряды соответственно выработки си1 яапа управления на выходе 19 в (s-f. -й

25 ч (и+1)-й разряды, хранения полученного значения суммы и установки в нуль.

Элемент ИЛИ 21 и триггеры 23 и 30

24 с соответствующими связями предна- значены для реализации алгоритма сложения пакетного, -кода (4) в старших разрядах.

Элемент НЕ 1, элементы И 2 и 4 и элемент ИЛИ 3 с соответствующими связями предназначены для- реализации алгоритма сложения пакетного t -ко( да (9) в двух младших разрядах. 10

Накапливающий сумматор (фиг, 1) работает следующим образом, После подачи на установочный вход 22 единичного сигнала сумматор устанавливается в исходное состояние. g5

Коды первого и второго слагаемых подаются на вход 7 сумматора поочередно, в ниде семиразрядных двоичных чисел в пакетном t -коде в течение и

3 времени ь, равного времени срабаты- 50 вания четйрех последовательно соедин не нных элеме н тов 4

Предположим, необходимо сложить пакетные коды чисел "2" и "11".представленные следующим образом: 55

Разряд ¹ 1 2 3 4 5 6 7

Вес разряда 1 I 2 2 3 4 5

Число "2" 1 1 0 0 0 0 0

Число "11" 1 1 0 0 О 1 1

70 6

Пакетный код первого слагаемого числа "2" подается на вход 7 сумматора, единичные сигналы с первого и второго разрядов слагаемых, проходя по цепочке вход 6, элемент ИЛИ

25, элемент 26 запрета, триггер 30, выход 15 одноразрядных сумматоров

5 и 5g, устанавливаются на соответствующих выходах разрядов выхода

16 сумматора, т.е. происходит обычная запись кода числа "2".

Затем на вход 7 сумматора подается пакетный код второго слагаемого— числа "11". Единичный сигнал с второго разряда, проходя через вход 6, поступает на первый вход элемента

И 31 одноразрядного сумматора 5, вызывая его срабатывание. Единичный сигнал с выхода элемента И 31 проходит через выход 19 одноразрядного сумматора 5z по цепочке: вход 6; элемент ИЛИ 25: элемент 26 запрета; триггер ?О; выход 15 одноразрядного сумматора Ss и устанавливается на соответствующем выходе разряда выхода 16 сумматора °

Одновременно единичные сигналы с шестого и седьмого разрядов второго слагаемого, проходя по цепочке вход 6, элемент ИЛИ 25. элемент 26 запрета, триггер 30, выход I5 одноразрядных сумматоров 56 и 5,, устанавливаются на соответствующих выходах разрядов выхода 16 сумматора.

Код результата сложения принимает вид 111001100 = 13. Сложение закончено.

Предположим, необходимо сложить пакетные кодь чисел "8" и "6", представленные следующим образом:

Разряд № 1 2 3 4 5 б 7

Вес разряда 1 1 2 2 3 4 5

Число "6" 1 0 О 1 I 0 О

Число "8" 1 0 О 0 1 1 О

Сумматор приводится в исходное состояние.

Первое слагаемое (пакетный код числа "б") подается на вход 7 сумматора, единичные сигналы с первого, четвертого и пятого разрядов слагаемого, проходя по цепочке вход 6, элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядных сумматоров 5, 5 и 5, устанавливаются на соответствующих выходах разрядов выхода 16 сумматора. Затеи на вход 7 сумматора подается пакетный

1603370 код числа "8". Единичный сигнал из

-первого разряда поступает через вход

6 на первый вход элемента И 31 .одноразрядного сумматора 5< и вызывает его срабатывание. Единичный сигнал с выхода элемента И 31 проходит через выход 19 одноразрядного сумматора 5< поступает на одноразрядный сумматор

5 и, проходя по цепочке вход 6, эле- р мент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15, устанавливается на соответствующем выходе разряда выхода

16 сумматора. Одновременно единичный сигнал из шестого разряда, проходя по цепочке вход 6, элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядного сумматора 5, устанавливается на соответствующем выходе разряда выхода 16 сумматора, единичный сигнал из шестого разряда, проходя по цепочке вход 12, элемент

ИЛИ 27, первый вход элемента И 28 одноразрядного сумматора 5, подготавливает его к срабатыванию. 25

Одновременно единичный сигнал из пятого разряда проходит через вход

6, элемент И 31, устанавливается на выходе 19 одноразрядного сумматора

5 и далее поступает через вход 13 3р на второй вход элемента И 28 одноразрядного сумматора 5, вызывает его срабатывание, единичный сигнал с выхода элемента И 2& проходит через элемент ИЛИ 29 на вход установки в нуль триггера 30 и управляющий вход элемента 26 запрета, при этом триггер 30 устанавливается в нулевое состояние, стирая значения предыдущего слагаемого в четвертом разряде. Еди- 40 ничный сигнал с выхода элемента И 28 одноразрядного сумматора 5 является вторым сигналом переноса и, поступая через выход 10 на цепочку-вход 9, элемент ИЛИ 25, элемент 26 запрета, 45 триггер 30, выход 15 одноразрядного сумматора 5;, устанавливается на соответствующем выходе разряда выхода

16 сумматора. Код суммы принимает вид: 110011100=14. Сложение закончено.

Предположим, необходимо сложить

tt tt tt г И пакетные коды чисел 1 1 и 1 О представленные в пакетной форме следующим образом :

Разряд N 1 2 3 4 5 6 7

Вес разряда 1 1 2 2 3 4 5

Число "11" 1 1 0 0 0 1 1

Число "10" 1 0 0 0 0 1 1

Подачей единичного сигнала на вход 22 сумматор обнуляется, т.е, приводится в исходное состояние.

Первое слагаемое (пакетный код числа "11") подается на вход 7 сумматора. Единичные сигналы из нервого, второго, шестого и седьмого разрядов, проходя по цепочке вход 6, элемент ИЛИ 25, элемент 26 запрета, триггер 30, выход 15 одноразрядных сумматоров 5<, 5, 5 и 5, соответственно, устанавливается на соответствующих выходах разрядов выхода 16 сумматора, единичные сигналы с прямых выходов триггеров 30 устанавливаются на вторых входах элементов

И 31 одноразрядных сумматоров 5<, 5 и 5, подготавливая их к срабатыванию, кроме того, единичный сигнал устанавливается на одном входе элемента:И 2 с выхода 15 одноразрядного сумматора 5>. Затем на вход 7 сумматора подается пакетный код числа

"10". Нулевой сигнал с второго разряда, проходя через элемент НЕ 1, инвертируется и единичный сигнал с выхода элемента НЕ 1 поступает на другой вход элемента И 2, подготавливая его к срабатыванию. Единичный сигнал из первого разряда, проходя по цепочке вход 6, элемент И 3",, выход 19 одноразрядного сумматора 5, поступает на вход элемента И 2, вызывая его срабатывание, Единичный сигнал с выхода элемента И 2, проходя через элемент ИЛИ 3, поступает на вход 33 и вход 8 одноразрядных сумматоров 5 и 5> соответственно. Единичный сигнал с входа 33 одноразрядного сумматора 5 поступает через элемент

ИЛИ 29 на вход установки в нул:ь триггера 30, триггер 30 устанавливается в нулевое состояние и нулевой сигнал через выход 15 одноразрядного сумматора 5 устанавливается на состветствующем выходе разряда выхода 16 сумматора.

Единичный сигнал с входа 8 одноразрядного сумматора 5, прохсдя по цепочке элемент ИЛИ 25, элемент

26 запрета, триггер 30, выход 15 одноразрядного сумматора 5» устанавливается на соответствующем выходе разряда выхода 16 сумматора. Одновременно единичные сигналы из шестого

:и седьмого разрядов, проходя по цепочке вх .д 6, выход элемента И 3 1 одноразрядных сумматоров 5 и 57, вызы1603370

l0 вают их срабатывание. Единичный сигнал с выхода элемента И 31 одноразрядного сумматора 57 поступает на вход элемента И 32 этого же сумматора, подготавливая его к срабатыванию. Единичный сигнал, проходя по цепочке выход элемента И 31, выход 19 одноразрядного сумматора 56, вход 17, первый вход элемента И 32 одноразряднаго сумматора 57, вызывает его срабатывание.

Единичный сигнал, проходя по цепочке выход элемента И 32, выход 18 одноразрядного сумматора 57, триггер 24,(5 устанавливается на соответствующем выходе разряда выхода 16 сумматора.

Кад суммы принимает вид 01100 1101=21.

Сложение закончено.

Формула изобретения

1. Накапливающий сую,атор избыточного кода, содержащий с первого по и-й (и-разрядность кода) одноразрядные сумматоры, причем входы разрядов .. входа слагаемого сумматора соединены с входами слагаемого соответствующих одноразрядных сумматоров, прямые выходы суммы которых являются выходами 30 соответствующих разрядов выхода сум-. мы сумматора, вход установки которого соединен с первыми входами установки одноразрядных сумматоров с первого по п-й, первый выход переноса i-го (i = 3,..., n-2) одноразрядного сумматора соединены с первым управляющим входом (i+2)-го одноразрядного сумматора, второй выход переноса j-го (j = 1...п-3) одноразРядного суммато- 40 ра соединен с вторым управляющим входом (j+3)-ro одноразрядного сумматора, отличающийся тем, что, с целью расширения области применения за счет суммирования двоичных 45 чисел в пакетном t(-êoäå, он содержит элемент НЕ. первый и второй элементы

И, первый и второй элементы ИЛИ, первый и второй триГгеры, причем вход а-ro разряда (a 1...n-2) входа .0

) слагаемого сумматора соединен с третьим управляющим входом а-го одноразрядного сумматора, вход k-го разряда (k = З...n) входа слагаемого сумматора соединен с четвертым управляющим входам (k-2)-ro одноразрядного сумматора, управляющий выход М -го . одноразрядного сумматора (D(= 2... и-1) соединен с пятым управляющим входом (Ы -1)-ro одноразрядного сумматора и с нестым управляющим входом ((6 +1)-го одноразрядного сумматора, первый выход переноса (и-1)-ro одноразрядного сумматора соединен с первым входом второго элемента ИЛИ, второй выход переноса (и-2)-ro одйоразрядного сумматора соединен с вторым входом второго элемента ИЛИ, выход которого соединен с входом установки в "1" первого триггера, первый выход переноса и-ro одноразрядного сумматора соединен с входом установки в "1" второго триггера, вход установки сумматора соединен с входами установки в "0" первого и второго триггеров, выходы которых являются выходами (и+1)-го и (и+2)-ro разрядов выхода суммы сумматора соответственно, вход второго разряда входа слагаемого сумматора соединен с первым входом второго элемента И и через элемент НЕ с первым входом первого элемента И, управляющий выход пер=oro одноразрядного сумматора соедин н с вторыми входами первого и второго элементов И и с первым управляющим входом второго одноразрядного сумматора, прямой выход суммы второго одноразрядного сумматора соединен с третьим входом первого элемента И, выход которо-:о соединен с первым входом первого элемента ИЛИ, инверсный выход суммы.втарого одноразрядного сумматора соединен с третьим входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом установки первого одноразрядного сумматора и с первым управляющим входом третьего одноразРядногo сумматора, управляющий выход второго одноразрядного сумматора соединен с вторым управляющим входом третьего одноразрядного сумматора.

2. Сумматор по п. 1, о т л и ч аю шийся тем, что одноразрядный сумматор содерллт с первого по третий элементы ИЛИ, элемент запрета, с первого па третий элементы И и триггер, причем вход слагаемого одноразрядного сумматора соединен с первым входом первого элемента И и с первым входом первого элемента

ИЛИ, второй и третий входы которого соединены соответственно с первым и вторым управляющими входами одно1г

1603370

1б

1б

7 разрядного сумматора, третий и четвертый унравляющие входы которого соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход <второго соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ и является вторым выходом переноса одноразрядного сумматора, пятый управляющий вход и первый вход установки которого соединены соответственно с вторыми входами второго элемента И и третьего элемента ИЛИ, выход которого соединен 15 с входом установки в "0" триггера и с управлякпцим входом элемента запрета, информационный вход и выход которого соединены соответственно с выходом первого элемента ИЛИ и с входом установки в "1" триггера, прямой выход которого является выходом суммы одноразрядного сумматора и соединен с вторым входом первого элемента И, выход которого соединен с первым входом третьего элемента И и является управляющим выходом одноразрядного сумматора, шестой управляющий вход и первый выход переноса которого соединены соответственно с вторым входом и с выходом третьего элемента И, инверсный выход суммы и второй вход установки одноразрядного сумматора соединены соответственно с инверсным выходом триггера и с третьим входом третьего элемента ИЛИ. !

1603370

Составитель А. Клюев

Техред Л.Сердюкова Корректор С. шевкун

Редактор М. Келемеш

Заказ 3385 Тираж 563 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101