Параллельный сумматор

Авторы патента:

G06F7/49 - для вычислений, выполняемых над числами с основанием, отличным от 2, 8, 16 или 10, например с троичным отрицательным или мнимым основаниями, комплексными основаниями

Изобретение относится к вычислительной технике и может быть использовано в множительных устройствах, работающих в избыточной системе счисления. Цель изобретения - сокращение оборудования. В каждый I - й разряд сумматора, содержащий блоки 1,4 формирования отрицательной суммы и положительного переноса, триггеры результата 14 1, 14 2, введены два элемента И-НЕ 7, 11 и два элемента ИЛИ-НЕ 8, 12. 1 ил.

(19) (И) СОЮЗ СОВЕТСНИК

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (1) S <м 06 F 7/49, ъпн1м(?,Я

В е

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BT0PCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

- (21) 4011353/24-24 (22) 13. 01 ° 86 (46) 23. 09 ° 90. Бюл. Н 35 (71) Таганрогский радиотехнический институт им..В.Ä. Калмыкова (72) В.А. Телековец и И.В. Телековец (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Р 717763, кл. G 06 F 7/49, 1977.

Авторское свидетельство СССР

9 453691, кл. G 06 F 7/49, 1971.

2 (54) ПАРАЛЛЕЛЬНЫЙ СИ(ИАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в множительных устройствах, работающих в избыточной системе счисления. Цель изобретения вЂ” сокращение оборудования. В каждый i-й разряд сумматора, содержащий блоки 1, 4 Аормирования отрицательной суммы и положительного переноса, триггеры результага 14, 14, введены два элемента И-HF, 11 и два элемента ИЛИНЕ 8, 12. 1 ил.

1594523

i!. = $.ЧР 1 1 при ,0 при (1 при (О прй! а, +Ь f =-1; а;+ b;()I- 1; а;+ b,)0;

a + Ь1 О,.

5. = аЪ V аЬ

P+== аЬ V сЬ vcb

Изобретение относится к вычислительной технике и может быть исполь-! зовано в множительных устройствах, работающих н избыточной системе счис5 ления.

Цель изобретения вЂ” упрощение устройства.

На чертеже приведена функциональная схема одного разряда параллельно- 10 го сумматора.

Параллельный сумматор в каждом равЂ” разряде содержит блок 1 формирования отрицательной суммы, входы 2 и 3 соответствующих разрядов прямого и инверсного значений первого операнда устройства соответственно, блок 4 формирования положительного переноса, входы 5 и 6 соответствующих разрядов инверсного положительного и инверсного отрицательного значений второго операнда устройства соответственно, первый элемент И-НЕ 7, первый элемент ИЛИ-НЕ 8, входы 9 и 10 соответствующих разрядов прямого положитель- 2g ного и прямого отрицательного значений второго операнда устройства соответственно, второй элемент И-IIE

11, второй элемент KGI-IIE 12, вход

13 переноса из предыдущего разряда „ первый и второй триггеры 14.1 и 14 „2 результата, выходы 15 и 16 данного разряда результата„вход 17 синхронизации устройства, выход 18 переноса в следующий разряд, входы 19 и 20 соответственно прямого и инверсного значений знака первого операнда.

Сумматор работает следующим образом, Каждый разряд сумматора формирует значения отрицательной суммы (Б,;) и положительного переноса (Р+) согласно алгоритма

Логические выражения для отрицательной суммы и положительного переноса имеют вид гдеЬ=-Ь Ь иЬ=Ь ЧЬ где с = s iona

Второй элемент И-НЕ 11 и второй эле-! мент ИПИ-НЕ 12 формируют соответственно инверсное положительное и прямое отрицательное значения данного разряда результата:

Полученные значения i-ro разряда результата заносятся в триггер 14 результата по сннхроимпульсу с входа 17 сумматора. С выхода 15 (с инверсного выхода D--триггера 14.1) и с выхода 16 (с прямого выхода D-триггера 14.2) сумматора снимаются соответственно положительное и отрицательное значения

>-го разряда результата.

При с = 0 сумматор производит сложение модуля (или положительного значения) двоичного числа (а) с числом в избыточной системе счисления (Ь), а с выходом 15 и 16 сумматора выдается положительное значение результата (а+Ь).

При с = 1 сумматор производит сло-жение отрицательного двоичного числа (a) с числом н избыточной системе счисления (Ь),. а с выходов 15 и 16 сумматорa выдается отрицательное значение результата, т.е. с выходов 15 и 16 выдаются соответственно отрицательное и положительное значения результата (Ь-a).

При с = 1 сумматор также производит вычитание из двоичного положительного числа (a) числа и избыточной системе счисления (b) а с выходов

15 и 16 сумматора выдается положительное значение результата (а-Ь).

Формула.изобретения

Параллельный сумматор, содержащий в каждом разряде блок формирования отрицательной суммы и блок формированин положительного переноса, первый триггер результата, причем вход синхронизации первого триггера результата соедцнен с входом синхронизации сумматора, выход первого триггера результата соединен с первым выходом соответствующего разряда результата сумматора, о т л и ч авЂ” ю шийся тем, что с целью упрощения сумматора. каждый его разряд содержит два элемента И-HE дна элемента !ШИ-НЕ, второй триггер результата, блок формирования отрицательСоставитель И. Есенина

Техред М,Ходанич

Корректор В ° Гирняк

Редактор E. Папп

Заказ 2829 Тираж 5б3 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðoä, ул. Гагарина,101

5 15945 ной суммы содержит элемент Ы-ИЛИ-НЕ, причем вход прямого значения данного разряда первого операнда сумматора соединен с первым входом первой группы элемента И-ИЛИ-ПЕ блока Аор=мирования отрицательной суммы, выход которого соединен с первыми входами первого элемента И-НЕ и nåðâoão элемента ИЛИ-НЕ, второй вход первого эле-1О мента ИЛИ-IIE соединен с вторым входом первого элемента И-НЕ и входом переноса из предыдущего разряда сумматора, выходы первых элементов И-НЕ и

ИЛГ-НЕ соединены с единичными входами соответственно первого и второго триггеров результата, блок форми- . рования положительного переноса содержит элемент И-ИЛИ-НЕ, первый вход .первой группы которого соединен с 20 входом инверсного значения соответствующего разряда первого операнда сумматора и первчм входом второй группы элемента И-:W.-НЕ блока формирования отрицател:вой суммы первый и второй входы второго элемента И-НЕ соединены соответственно с входом инверсного положительного значения соответствующего разряда второго операнда сумматора и .с входом инверсного отрицательного значения соответствующего .разряда второго операнда сумматора, выход второго элемента

В 6

И-НЕ соединен с вторым входом второй группы элемента И-ИЛИ-НЕ блока форьирования отрицательной суммы, второй в.".сд первой группы которого соединен с вторым входом первой группы элемента И-ИЛИ-НЕ блока формирования положительного переноса и выходом второго элемента ИЛИ-НЕ, первый вход которого соединен с входом прямого положительного значения соответствующего разряда второго операнда сумматора и первым входом второй группы элемента И-ИЛИ-НЕ блока формирования положительного переноса, первый вход третьей группы которого соединен с вторым входом второго элемента ИЛИ-HE и входом прямого отрицательного значения соответствующего разряда второго операнда, входы прямого и инверсного значений знака первого операнда сумматора соединены с вторыми входами соответственно второй и третьей групп элемента И-ИПИ-НЕ блока формирования положительного переноса, выход которого соединен с выходом переноса в сле- дующий разряд сумматора вход синхронизации сумматора соединен с входом синхронизации второго триггера результата, прямой выход которого соединен с вторым выходом соответству-ющего разряда результата сумматора,

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения и вычитания чисел как в двоичной системе счисления, так и в системе счисления с иррациональными основанием √2, представленных в прямых, обратных и дополнительных кодах, а также для обработки векторной информации

Устройство для умножения троичного кода на два // 1587495

Изобретение относится к устройствам для выполнения математических операций и может быть использовано для умножения в логических узлах информационных систем с импульсными входами и выходами

Устройство для сложения в избыточной двоичной системе счисления // 1587494

Устройство для умножения на коэффициент // 1583935

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных устройств

Параллельный накапливающий сумматор // 1578710

Устройство для суммирования двоичных чисел // 1578709

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств ЭВМ, а также в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональным основанием и обработки "векторной" информации в двоичной системе координат

Устройство для умножения // 1571574

Изобретение относится к вычислительной технике и может быть использовано для умножения многоразрядных чисел в двоичных системах счисления

Последовательный сумматор // 1571573

Изобретение относится к вычислительной технике и может быть использовано для построения специализированных вычислительных устройств

Сумматор по модулю пять // 1566342

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения систем передачи и переработки дискретной информации

Арифметический расширитель // 1566341

Изобретение относится к вычислительной технике, в частности к вычислительным системам со знакоразрядным кодированием информации, и может быть использовано в управляющих, моделирующих и вычислительных комплексах в качестве сопроцессора

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Устройство для сложения и вычитания чисел по модулю // 2109326

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Устройство для сложения чисел по модулю // 2110087

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Устройство для сложения n чисел по модулю // 2131618

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных структурах, функционирующих в модулярной системе счисления

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Устройство для вычитания по модулю // 2133495

Устройство для умножения чисел по модулю // 2137181

Устройство для умножения по модулю семь // 2143722

Изобретение относится к вычислительной техникe и может быть использовано для построения систем передачи и переработки дискретной информации

Устройство для сложения и вычитания чисел по модулю // 2145112

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в многоступенчатой системе остаточных классов

Устройство умножения // 2148270

Изобретение относится к вычислительной технике, а именно к цифровой обработке сигналов и данных и решению задач математической физики, и может найти применение в конвейерных потоковых машинах и многопроцессорных вычислительных машинах