Устройство для суммирования двоичных чисел

 

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств ЭВМ, а также в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональным основанием и обработки "векторной" информации в двоичной системе координат. Целью изобретения является расширение функциональных возможностей за счет обеспечения суммирования чисел с иррациональным основанием √2 как в дополнительном, так и в обратном кодах. Устройство содержит параллельный сумматор 1, элементы И 2 - 7, ИЛИ 8 - 11, запрета 12 - 15, коммутатор 16 и дополнительный параллельный сумматор 17 с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ РЕСПУБЛИН

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (61) 1193665 (21) 4488403/24-24 (22) 29.09,88 (46) 15.0?.90. Бюл. №- 26 (71) Винницкий политехнический институт (72) В.П.Кожемяко, Н.А.Квитка, А.И.Короновский, В.Б.Гайда, В.С.Стратиенко и С.Н.Квитка (53) 681.325.5 (088.8)

i (56) Авторское свидетельство СССР

¹ I i 93665, кл. G 06 F 7/50, 1984, (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть исИзобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств 3ВМ, а также в специализи— рованных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональным основанием -12 и обработки "векторной" информации в двумерной системе координат и является усовершенствованием изобретения по авт.св. № 1193665.

Цель изобретения — расширение функциональных возможностей за счет обеспечения суммирования чисел с иррациональным 6снованием f2 как в дополнительном, так и в обратном кодах.

„,ЯО„, 1578709 A 2 (5i)5 G 06 F 7/49, 7/50

2 пользовано при построении арифметических устройств ЭВМ, а также в специализированных вычислительных машинах и цифровых устройствах роботизированных систем управления для сложения чисел с иррациональным основанием и обработки "векторной" информации в двоичной системе координат.

Целью изобретения является расширение функциональных возможностей эа счет обеспечения суммирования чисел с иррациональным основанием 2 как в дополнительном, так и в обратном кодах.

Устройство содержит параллельный сумматор 1, элементы И 2 — 7, ИЛИ 8-11, запрета 12-15, коммутатор 16 и дополз нительный параллельный сумматор 17 с соответствующими связями ° 1 ил.

На чертеже представлена схема устройства для суммирования двоичных чисел.

Устройство содержит параллельный сумматор 1, второй и трети»» элементы р

И 2 и 3 соответственно, первый элемент р

И 4, пятый и шестой элементы И 5 и 6 соответственно, четвертый элемент И 7, второй элемент ИЛИ 8, первый элемент

ИЛИ 9, четвертый элемент ИЛИ 10, третий элемент ИЛИ 11, с первого по четвертый элементы 12-1 запрета, коммутатор 16, дополнительный параллельный сумматор 17, первую и вторую входные числовые шины 18 »» 19 устройства, первую и вторую í . ä»»»»å шины

20 и 21 знака устройства, третью и

1578709 четвертую входные числовые шины 22 и 23 устройства, третью и четвертую входные шины 24 и 25 знака устройства, с первого по четвертый входы 26-29 задания режима устройства, выходы 30 и 3 1 разрядов параллельного сумматора

1 и дополнительного параллельного сумматора 17 соответственно, выходы

32 и 33 знака параллельного сумматора

1 и дополнительного параллельного сумматора 17 соответственно, пятый вход 34 задания режима устройства, первый информационный выход 35 устройства, выходная шина 36 знака устройства, дополнительная выходная шина 37 знака устройства, второй информационный выход 38 устройства.

Устройство для суммирования двоичных чисел предназначено для сложения операндов (векторов), представленных, в двоично-кодированной позиционной системе счисления с иррационаЛьным основанием - 2 как в дополнительном, так и в обратном коде.

В этой системе счисления любое число (вектор) представляется в виде

Х=Х й, (Г2)" " +Х „z(42)" + . ° ° +

+Х ((47) +Хо(2) (1)

В связи с тем, что веса разрядов данного кода являются последовательностью степеней основания 2

8 12 О 4 2 4 2 2 2 42 четные степени которой представляют веса разрядов двоичного кода, а нечетные — веса разрядов двоичного кода, умноженные на - 2, то выражение (1). можно записать так и-1 . -1 я-г

Х = 2 Х2 + ОХ 2, (2)

1д (Ъ где величины принимают значения

Х„, Х;6 0,1) j б (1,3,$ п-1 ;

1 E (0,2,4, . ° °,и-2 ° 45

Первый член формулы (2) составляет сумму нечетных разрядов кода, а вторЬй член — сумму четных разрядов кода с основанием 12.

Особенностью такого изображения является то, что код с основанием 42, . используемый для записи числа единый и в тоже время члены выражения (2) независимы друг от друга. Это позволяет при сложении двух операндов осу55 ществлять параллельное. и независимое сложение составных частей операндов. .Если использовать операцию сжатия (опускание нулей) четных и нечетных разрядов, то при этом выражения для четных и нечетных разрядов примут вид и у -1, --1 и, Х, 2; Х 2, (3)

; =Р 1iio где i,q Е (0,1,2,...,- — r3.

Сжатию. нечетных разрядов предшествует их сдвиг вправо на один разряд °

Для суммирования операндов, четные и нечетные разряды которых представлены выражением (3), используются

1 обыкновенные двоичные сумматоры. Кроме того;эа счет наличия двух сумматоров получена возможность .одновременного и независимого сложения двух пар двоичных чисел как в дополнительном, так и обратном кодах.

Устройство для суммирования двоичных чисел может работать в двух режимах: в режиме сложения 2п-разрядных операндов (векторов) с иррациональным основанием -12 как в дополнительном, так и обратном коде; в режиме сумми-, рования и разрядных двоичных чисел в дополнительном и обратном кодах.

Устройство в первом режиме работает следующим образом, . Числа А и В в виде сжатых четных разрядов A

С> и нечетных разрядов С соответст-: венно на выходах 30, 32 и 31, 33 представлен также и числовыми и двумя знаковыми разрядами, При этом четные

А<В, разряды слагаемых и нечетные

А 3 2 разряды, поступающие на соответствующие шины 18,20, 19, 21 и 22, 24, 23, 25 устройства, кодируются обратными или дополнительными модифицированными кодами, а результат в виде четных С и нечетных С разрядов на выходах 30, 32 и 31, 33 - только в дополнительном модифицированном коде.

Если числа А и В представлены в дополнительных модифицированных кодах, то на входах 26, 28 и 27, 29 задания режима устройства должны быть нулевые, сигналы. При этом результат суммирования С (четные С и нечетные С разряды) также представлены в дополни5

157370 тельном модифицированном коде. Если число A представлено в обратном модифицированном коде а число  — в дополнительном модифицированном коде, то на входах 26, 28 задания режима

5 устройства должен быть единичный сигнал, а на входах 27 и 29 нулевой сигнал, При этом, если число А отрицательное (отрицательные четные А и нечетные А разряды), а число В положительное (положительные четные В и нечетные В разряды), то на выходах элементов 12 и 14 запрета, а следовательно, и на выходах элем нтов И 2, 5 и ИЛИ 8, 10 будут единичные сигналы, вследствие чего в младшие разряды сумматоров 1 и 17 поступает дополнительная единица. При условии, что числа А и В отрицательные, то на вы- 20 ходах элементов И 4, 7, а следова тельно, и на выходах элементов ИЛИ 8, 10 будут единичные сигналы, вследствие чего в младшие разряды сумматоров 1, 17 также поступит дополнительная еди- 25 ,ница, В том случае, когда числа А и В положительные или число А.положительное, а число В отрицательное, то на выходах элементов 12, 14 запрета И 2, 5; И 4, 7 и ИЛИ 8, 1О будут нулевые 30 сигналы, вследствие чего в младший разряд сумматоров 1, 17 дополнительная единица не поступает, Результат суммирования С представлен в дополнительном модифицированном коде.

Если число А представлено в допол,нительном модифицированном коде, а число В в обратнбм модифицированном коде, то. на входах 27, 29 задания режима устройства должен быть единич- 40 ный сигнал, а на входах 26, 28 нулевой. Если число В отрицательное, а число А положительное, то на выхо— дах элементов 13, 15 запрета, а следовательно, и на выходах элементов И 45

3, 6 и ИЛИ 8, 10 будут единичные сиг.налы, вследствие чего в младшие разряды сумматоров 1, 17 поступает дополнительная единица. В том случае, когда числа А и В отрицательные, то на выходах элементов И 4, 7, а следовательно, и на выходах элементов ИЛИ 8, 10 будет единичный сигнал, -вследствие чего в младшие разряды сумматоров 1, !

7 также поступает дополнительная единица. При условии, что числа А и В положительные или число В положитель. ное, а число А отрицательное, то на выходах элементов 13, 15 запрета И 3, cj о

6; И 4, 7 и ИЛИ 8, 10 будут нулевые сигналы, вследствие чего в младшие разряды сумматоров 1, 17 дополнительная единица не поступает. Результат суммирования С представлен в дополнительном модифицированном коде. Сложение четных и нечетных (в сжатом виде) разрядов операндов осуществляется параллельными сумматорами 1, 17 по правилам двоичной информации. Для представления результата суммирования в коде с основанием 12 необходимо ко входу 34 приложить единичный сигнал, тогда числовая информация в виде чет" ных и нечетных разрядов, присутствующая на первом и втором входах коммутатора 16 с помощью его распределится таким образом, что нечетные разряды кода займут места между четными разрядами, т.е. будет сформирован окончательный код с основанием 2, Работа устройства для суммирования двоичных чисел в режиме сложения двух пар и-разрядных двоичных операндов ничем не отличается от первого режима. Различие состоит в том, что для формирования результатов сложения следует приложить ко входу 34 нулевой сигнал . Тогда первый результат с вы- хода сумматора 1 передается в младшиеп разрядов, а второй результат с выхода сумматора 17 в старшие и разрядов выхода коммутатора 16 °

Формула изобретения

Устройство для суммирования двоичных чисел по авт. св. Р 1193665, о т л и ч а ю щ е е с я тем, чтб, с целью раСширения функциональных возможностей за счет обеспечения суммирования чисел с иррациональным основанием -12 как в дополнительном, так и в обратном кодах, оно содержит четвертый, пятый и шестой элементы И, третий и четвертый элементы ИЛИ, третий и четвертый элементы запрета, коммутатор и дополнительный параллельный сумматор, прйчем третья и четвертая входные числовые шины устройства соединены соответственно с входами первого и второго слагаемь;х дополнительного параллельного сумматора, первый и второй входы знака которого соединены соответственно с третьей и четвертой входными шинами знака устройства, выходы разрядов параллельного сумматора и дополнительно1578709

Составитель А.Клюев

Редактор И.Сегляник Техред M.Äèäûê Корректор. С.Шевкун

Заказ 1917 Тираж 572 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

ra .параллельного сумматора соединены соответственно с входами разрядов .первого и второго информационных входов коммутатора, выходы младших и " старших разрядов выхода которого являются соответственно первым и вторым информационными выходами устройства, выход знака дополнительного параллельного сумматора является дополнительной выходной шиной знака устройства, вход первого разряда третьей входной шины знака устройства соединен с первым входом четвертого элемента И, с информационным входом третьего элемента запрета и с управляющим входом четвертого элемента запрета, вход первого разряда четвертой входной шины знака устройства соединен с вторым входом четвертого элемента И, с управляющим входом

I третьего элемента запрета и с информационным входом четвертого .элемента запрета, выходы третьего и четвертого элементов запрета соединены с первыми входами соответственно пятого и шестого элементов И, вторые входы которых подключены соответственно к третьему и четвертому входам задания режима устройства н первому и второму входам третьего элемента ИЛИ, выход которого соединен с третьим входом четвертого элемента И, выходы четвертого, пятого и шестого элементов И подключены соответственно к первому, второму и третьему входам четвертого элемента

ИЛИ, выход которого соединен с входом переноса младшего разряда дополнительного параллельного сумматора, пятый вход задания режима устройства соеди-. нен с управляющим входом коммутатора.