Буферное запоминающее устройство
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении асинхронных вычислительных устройств приема и передачи информации. Целью изобретения является упрощение устройства. Устройство содержит ячейки памяти 1, состоящие из M пар элементов И-НЕ 20, 21 и двух дополнительных элементов И-НЕ 22, 23, причем входы каждой пары элементов И-НЕ 20, 21 соединены с выходом соответствующей пары предыдущей и последующей ячеек памяти, а также с выходом дополнительного элемента И-НЕ 22 данной ячейки, входы которого соединены с выходами всех пар элементов И-НЕ данной ячейки памяти и выходом дополнительного элемента И-НЕ 23 предыдущей ячейки памяти, входы каждой пары элементов И-НЕ первой ячейки памяти являются информационными входами устройства, а выходы элементов И-НЕ 21 последней ячейки памяти - с информационными выходами устройства. 2 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ . РЕСПУБЛИК (51)5 G 11 С 19/00
ГОСУДАРСТВЕННЪ|Й КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
2 3,1
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4462830/24-24 (22) 18.07.88 (46) 30.10.90. Бюл. М 40 (71) Ленинградский электротехнический институт им. В,И.Ульянова (Ленина) (72) В.И.Варшавский, А,Ю.Кондратьев, Н.М.Кравченко и Б.С.Цирлин (53) 681.327.66 (088.8) (56) Автономное управление асинхронными процессами в ЗВМ и дискретных системах.
/Под ред. В.И,Варшавского. M. Наука, 1986, с. 347, рис. 11.13.
Авторское свидетельство СССР
М 728161, кл. G 11 С 19/00, 1978. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙ СТВО .(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении асинхронных. Ж „ 1603437 А1 вычислительных устройств приема и передачи информации. Целью изобретения является упрощение устройства, Устройство содержит ячейки 1 памяти, состоящие из m пар элементов И-НЕ 20, 21 и двух дополнительных элементов И-НЕ 22, 23, причем входы каждой пары элементов И-НЕ 20, 21 соединены с выходом соответствующей пары предыдущей и последующей ячеек памяти, а также с выходом дополнительного элемента И-НЕ 22 данной ячейки, входы которого соединены с выходами всех пар элементов И-НЕ данной ячейки памяти и выходом дополнительного элемента И-HE
23 предыдущей ячейки памяти, входы каждой пары элементов И-НЕ первой ячейки памяти являются информационными входами устройства, а выходы элементов И-Н Е 21 последней ячейки памяти — с информационными выходами устройства. 2 ил.
1603437
Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах асинхронного приема и передачи информации, 5
Целью изобретения является упрощение устройства.
На фиг.1 приведена схема предлагаемого устройства; на фиг.2 — схема ячейки памяти, 10
Устройство состоит иэ ячеек 1 памяти, каждая из которых имеет управляющий выход 2 и информационные выходы З,р и 4.р,, p = 1,m. Каждая ячейка 1 памяти, кроме последней, имеет управляющие входы 5, 15 б.р, 7,р и 8 и информационные входы 9.р и
10.р (последняя ячейка имеет управляющие входы 8 и 6.р и информационные входы 9.р и 10.р). Устройство содержит также инвертор 11, первый 12 и второй 13 элементы 20
И-ИЛИ-НЕ, информационные входы 14 и 15 устройства, выход 16 разрешения записи, информационные выходы 17 устройства, вход 18 и выход 19 разрешения считывания.
Каждая ячейка памяти содержит m пар 25 элементов И-HE 20 и 21 и два дополнительных элемента И-НЕ 22 и 23. Для хранения одного разряда кода требуются две ячейки памяти.
Устройство работает следующим обра- 30 зом.
Состояния на информационных выходах З.р и 4,р соответствуют следующему:
10 — р-й разряд кода, записанного в ячейку, равен нулю; 01 — р-й разряд равен единице; 35
11 — в ячейке не записано значение р-го разряда (состояние гашения). Состояние 00 в процессе работы устройства на выходах
З.р и 4.р не возникает.
Наборы значений на входах 14,р и 15.р 40 устройства соответствуют следующему: 01— источник передает единичное значение р-го разряда кода; 10 — источник передает нулевое значение р-го разряда кода; 11 — источник не передает р-й разряд (состояние 45 гашения). Набор 00 запрещен;
Значения на выходе 19 устройства соответствуют следующему: 0 — информация подготовлена для передачи из последней ячейки, 1 — информация в последней ячейке 50 не подготовлена.
Значения на входе 18 устройства соответствуют следующему: 1 — приемник готов к приему информации, 0 — приемник принял информацию из устройства. 55
Запись информации в ячейку памяти 1.k по входам 9,р и 10,р происходит тогда, когца в ячейке 1 (k-1) записана информация, а в ячейке 1 Сложность реализации ячейки памяти предлагаемого устройства составляет 2m+2 элемента И-НЕ против 4m в прототипе, Формула изобретения Буферное запоминающее устройство, содержащее ячейки памяти, каждая из которых состоит из m пар элементов И-НЕ и двух дополнительных элементов И-НЕ, причем в каждой паре элементов И-НЕ каждой ячейки памяти выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно второго и первого элементов И-НЕ, в каждой ячейке памяти, кроме последней, выходы первого и второго элементов И-НЕ каждой пары соединены с вторыми входами второго и первого элементов И-НЕ соответствующей пары последующей ячейки памяти, а в каждой ячейке памяти, кроме первой, — с третьими и четвертыми выходами элементов И-НЕ соответствующей пары предыдущей ячейки памяти, в каждой ячейке памяти первый вход и выход первого дополнительного элемента И-НЕ соединены с первым и вторым входами второго дополнительного элемента И-НЕ, первый вход которого во всех ячейках памяти, кроме первой, соединен с выходом второго дополнительного элемента И-НЕ предыдущей ячейки памяти, а третий вход во всех ячейках памяти, кроме последней, — с выходом второго дополнительного элемента ИНЕ последующей ячейки памяти, вторые входы элементов И-НЕ каждой пары первой ячейки памяти являются информационными входами устройства, выход первого элемента И-НЕ каждой пары последней ячейки памяти является соответствующим информационным выходом устройства, о т л и ч аю щ е е с я тем, что, с целью упрощения устройства, эно содержит инвертор и два элемента И-ИЛИ-НЕ, причем первый и второй входы каждой группы первого элемента И-ИЛИ-НЕ соединены с вторыми входами элементов И-НЕ соответствующей пары первой ячейки памяти, вход и выход инвертора соединены-соответственно с выходом первого элемента И-ИЛИ-НЕ и первым входом второго дополнительного элемента ИНЕ первой ячейки памяти, выход которого соединен с первым входом каждой группы второго элемента И-ИЛИ-НЕ, второй и третий входы каждой группы которого соединены с выходами первого и второго элементов И-НЕ соответствующей пары первой ячейки .памяти, выход второго элемента И-ИЛИ-НЕ является;:ыходом разрешения записи устройства, выход второго дополнительного элемента И-НЕ последней ячейки являе сл 1%3437 г. Составитель А.Дерюгин Техред М.Моргентал Корректор В.Гирняк Редактор А.Лежнина Заказ 3389 Тираж 488 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 выходом разрешения считывания устройства, а в каждой ячейке памяти выходы первого и второго элементов И-НЕ каждой пары соединены с входами, начиная с второго, первого дополнительного элемента И-НЕ, выход которого соединен с пятыми входами элементов И-НЕ каждой пары, четвертые входы элементов И-НЕ каждой пары последней ячейки памяти являются входом разре5 шения считывания устройства.
