Умножитель частоты

 

Изобретение относится к радиотехнике и может быть использовано в различных устройствах автоматики и измерительной техники при разработке фазометров, частотомеров, фазовращателей. Цель изобретения - повышение точности умножения при изменении частоты входных сигналов. Умножитель частоты содержит формирователь 1 импульсов, генератор тактовых импульсов 2, инвертор 3, счетный триггер 4, второй ключ 5, первый ключ 6, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, первый и второй элементы И 8 и 9, первый одновибратор 10, второй счетчик 11, первый регистр 12 памяти, вычитатель 13 кодов, первый цифровой компаратор 14, мажоритарный элемент 15, второй одновибратор 16, третий счетчик 17, второй регистр 18 памяти, третий регистр 19 памяти, сумматор 20 кодов, второй цифровой компаратор 21, RS-триггер 22, делитель частоты 23, фазовый детектор 24, фильтр нижних частот 25, управляемый генератор 26 и первый счетчик 27. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 В 19/10

АРСТВЕННЫЙ КОМИТЕТ

ОБРЕТЕНИЯМ И ОТКРЫТИЯМ

КНТ СССР

ИСАНИЕ ИЗОБРЕТЕНИЯ

K A

N 13 (54) У (57) 1 и мо ет быть использовано в различных устр йствах автоматики и измерительной техн ки при разработке фазометров, часто(21) 4 (22) 0 (46) 2 (71) евск тия В рево (72) и А. (53) 6 (56)

М 83

ТОРСКОМУ СВИДЕТЕЛЬСТВУ

12257/24-09 .03.88 .11.90. Бюл. hk 43 нструкторское бюро "Шторм" при Ким политехническом институте им, 50-леликой Октябрьской социалистической юции .К, Батуревич, В.Д, Кудрицкий

<л . Нестеров

1.374.4 (088.8) вторское свидетельство СССР

697, кл. G 06 F 7/68, 26.10.79. вторское свидетельство СССР

5230, кл. Н 03 В 19/00, 19.11.86.

НОЖИТЕЛЬ ЧАСТОТЫ обретение относится к радиотехнике

„„ Ы„„1608779 А1 томеров, фаэовращателей. Цель изобретения — повышение точности умножения при изменении частоты входных сигналов. Умножитель частоты содержит формирователь

1 импульсов, генератор тактовых импульсов

2, инвертор 3, счетный триггер 4, второй ключ5, первый ключ 6, элемент ИСКЛ(ОЧА1ОЩЕЕ ИЛИ 7, первый и второй элементы И

8 и 9, первый одновибратор 10, второй счетчик 11, первый регистр 12 памяти, вычитатель 13 кодов, первый цифровой компаратор 14, мажоритарный элемент 15, второй одновибратор 16, третий счетчик 17, второй регистр 18 памяти. третий регистр 19 памяти, сумматор 20 кодов, второй цифровой компаратор 21, RS-триггер 22, делитель частоты 23, фазовый детектор 24, фильтр нижних частот 25, управляемый генератор 26 и первый счетчик 27. 2 ил.

1608779

Изобретение относится K радиотехнике и может быть использовано в различных устройствах автоматики и измерительной техники.

Цель изобретения — повышение точности умножения при изменении частоты входных сигналов.

На фиг, 1 представлена схема умножителя частоты; на фиг. 2 — эпюры.

Умнонситель частоты содержит формирователь 1 импульсов, генератор 2 тактовых импульсов, инвертор 3, счетный триггер 4, второй 5 и первый 6 ключи, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, первый-8 и второй 9 элементы И, первый одновибратор 10, второй счетчик 11, первый регистр 12 памяти, вычитатель 13 кодов, первый цифровой ком паратор 14, мажоритарный элемент 15, второй одновибратор 16, третий счетчик 17, второй 18, третий 19 регистры памяти, сумматор 20 кодов,. цифровой компаратор 21, RS-триггер 22, делитель 23 частоты, фазовый детектор 24, фильтр 25 нижних частот, управляемый генератор 26, первый счетчик 27.

Измерение длительности нечетных периодов осуществляется схемой, состоящей из ключа 6 и счетчика 11,.а четных периодов ключом 5 и счетчиком 17. Коды с выходов счетчиков 11 и 17 заносятся в регистры 12 и 18 соответственно и определяют коэффициент деления счетчика 27. Сущность изобретения состоит в исключении влияния погрешности квантования каждого периода входного сигнала, на текущее значение коэффициента деления счетчика 27, который сохраняется постоянным при отклонении результата измерения очередного периода входной частоты.

Умножитель частоты работает следующим образом.

Поступающий на вход устройства сигнал преобразуется формирователем 1 к нормированному значению уровня и длительности перепада (фиг.2а).

Предположим, что до поступления импульсов с выхода формирователя 1 счетный триггер 4 находится в состоянии логического . "0". Пусть в этом случае первый ключ 6 закрыт; а второй ключ 5 открыт. Изменение состояния счетного триггера 4 осуществляется, например, положительным перепадом уровня выходного сигнала формирователя 1.

С поступлением первого (и затем каж.дого нечетного) положительного перепада уровня выходного сигнала формирователя 1 счетный триггер 4 устанавливается в состояние логической "1", открывая первый ключ

6 и закрывая второй ключ 5. Второй (и каж дый четный) такой перепад возвращает счетный триггер 4 в состояние логического

"0". При этом на выходе счетного триггера 4 формируются импульсы U4(t), длительность которых равна периоду входного сигнала

Твх (фиг.2s).

Измерение длительности каждого нечетного периода входного сигнала осуществляется подсчетом числа квантующих импульсов, прошедших через открытый первый ключ 6 от генератора тактовых импульсов 2 на вход второго счетчика 11 (фиг.2и). Длительность каждого нечетного периода входного сигнала

10 измеряется аналогично схемой, состоящей из второго ключа 5 и третьего счетчика 17.

В течение первого периода входного сигнала Т х количество квантующих импульсов с периодом То, поступивших на вход второго

15 счетчика 11 через первый ключ 6, равно

+ 1=Твх \ /То +1.

Частота спи = 1/То выходного сигнала генератора тактовых импульсов 2 выбирается исходя из условия обеспечения допусти20 мого значения погрешности от квантования четного) периода входного сигнала и установки счетного триггера 4 в состояние логического "0" разрядные выходы первого регистра 12 переходят в высокоимпедансное состояние и отключаются от шины данных, образованной соединенными между собой соответствующими выходами первого 12 и второго 18 регистров, входами первых групп входов первого 14 и второго 21 цифровых компараторов, а также входами

30 третьего регистра 19. Подключение первого регистра 12 осуществляется низким уровнем инверсного выходного сигнала U4(t) (фиг,2б) счетного триггера 4, а подключение второго регистра 18 — низким уровнем прямого выходного сигнала 04(с) счетного триггрра 4.

На второй вход первого элемента И 8 устанавливается уровень логической "1". С

45 поступлением уровня логической "1" Оз(1) (фиг,2б) с выхода инвертора 3 на первый вход элемента И 8 на выходе последнего формируется прямоугольный сигнал Us(t) (фиг.2г,д), положительный перепад которого запускает первый одновибратор 10 и осуществляет запись кода Ni в первый регистр 12.

Первый одновибратор 10 с задержкой тз, равной времени записи кода Ni в первый регистр 12, формирует импульсы Uto(t) (фиг.2ж) длительностью tycr, обнуляющие второй счетчик 11, подго:.авливая его тем самым к измерению очередного нечетного периода входного сигнала (в данном случае

Твхэ).

55 при измерении минимальной длительности периода входного сигнала, 25 После окончания первого (каждого не1608779 пе р и та р товых импульсов, количество которых . 5 вно

М - Твх2 По+1 .

15 новибратор 16 с задержкой ь формирует пульсы 01@). обнуляющие третий счет-,, к 17. 25

35 в

На выходах вычитателя 13 формируется жнее граничное значение кода Мт — Nnpp, торое сравнивается с первым цифро м компаратором 14 с кодом, N>. Если — N pp > Nt, то на выходе первого цифроr0 компаратора 14 устанавливается уронь логической "1", если Мт-Nnpp N)— овень логического "0". На выходах 20 форируется верхнее граничное значение кода т + Nopp. которое также сравнивается со ачением кода N> вторым цифровым комаратором 21. Если NT + Nopp < N) ° то на ходе второго цифрового компаратора 21 ормирует: уровень логической "1" ° если т+ Nnop > ц — уровень логического "0".

Выходные напряжения первого 14 и торого 21 цифровых компараторов подат в с я в а о н с н н и в т и о и

Ч р

N з к

Е н л з н з

В течение второго (и каждого четного) риода Теа входного сигнала на вход втого регистра 18 через второй ключ 5 постуют импульсы Оф) (фиг.2к) от генератора 2

В момент начала третьего периода етьим положительным перепадом уровня ходного напряжения формирователя 1 тный триггер 4 устанавливается в состоие логической "1". При этом разрядные ходы первого регистра 12 подключаются, разрядные выходы второго регистра 18 ключаются от шины данных. С поступлеем на первый вход второго элемента И 9

ыхода инвертора 3 уровня логической "1" ее выходе формируется прямоугольное пряжение Ug(t) (фиг.2е), положительные репады которого запускают второй однобратор 16 и осуществляют запись результа измерения второго (каждого четного) риода Nz во второй регистр 18. Второй

После подключения выходов первого гистра 12 осуществляется сравнение кода т с текущим значением кода N>. который писан в третьем регистре 19 и определяет эффициент деления первого счетчика 27. ли отклонение значения кода Й т от значея кода N превышает по модулю установнное пороговое значение Nppp, то код N1 писывается в третий регистр 19, в противм случае в третьем регистре 19 остается писанным код N>.

Код NT с выхода третьего регистра 19 ступает на входы первой группы входов читателя 13 и входы первой группы ахов сумматора 20, а также на соответствуюие установочные входы первого счетчика

55 ются на второй и третий входы мажоритарного элемента 15 соответственно, На первый вход этого элемента поступает стробирующий импульс 07(т) (фиг.2л), формируемый элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (к входам этого элемента подключены выходные сигналы Uqo(t) (фиг.2ж) и 01в(с) (фиг,2з) первого и второго одновибраторов 10 и 16 соот,-. ветственно).

Допустим, значение кода N> соответствует одному из условий

Йт Nnop > N t или (1)

Nr + Nnop < N1, что означает наличие на выходе одного из цифровых компараторов 14 или 21 уровня логической "1". Тогда в момент поступления стробирующего импульса Uy(t) на первый вход мажоритарного элемента 15 на выходе последнего формируется отрицательный импульс, обнуляющий RS-триггер 22. Длительность этого импульса равна длительности стробирующего импульса Ugt) и определяется длительностью туст импульсов выходных напряжений Ото() или О1в(т) первого и второго одновибраторов 10 или 16 соответственно.

RS-триггер 22 обеспечивает синхронизацию момента записи кода Ni в третий регистр 19.

После окончания стробирующего импульса U (t) и установки на инверсном выходе мажоритарного элемента 15 уровня логической "1" первым положительным перепадом выходного сигнала умножителя частоты RS-триггер 22 снова взводится в состояние логической "1", осуществляя тем самым запись кода Ni в третий регистр 19.

Длительность стробирующего импульса густ выбирается исходя из минимального значения периода входного сигнала Твх ыи и должна соответствовать условию хуст <

<Твх.мин!2 + Твых.

Первый счетчик 27, работающий в режиме вычитания, осуществляет обратный счет импульсов, поступающих с выхода управляемого генератора 26, При нулевом состоянии первого счетчика 27 на его выходе формируется импульс записи кода N> через ус-. тановочные входы в этот же счетчик из третьего регистра 19.

После поступления N> импульсов от управляемого генератора 26 на вход первого счетчика 27, последний снова устанавливается в нулевое состояние и формирует следующий импульс записи кода N> в счетчик.

В дальнейшем весь этот процесс циклически повторяется.

1608779

Среднее значение частоты fy< сигнала генератора 26 связано с частотой f

Период следования выходных сигналов первого счетчика 27 равен

Твых Туг Nl = Туг Твх/To = Tex/Kóìí.

Таким образом, умножителем осуществляется деление периода входного сигнала или, что то же самое, умножение его частоты.

Аналогичные процессы осуществляются в умножителе после измерения всех последующих (четных и нечетных) периодов

Твх входного сигнала, При этом, если какое либо значение кода периода, например Nz, не удовлетворяет ни одному из условий (1), то оно не переписывается в третий регистр

19. На предустановочные входы первого счетчика 27 по-прежнему поступает код Nl (для рассмотренного конкретного примера).

Погрешность умножения, возникающая вследствие погрешности от квантования при измерении периода входного сигнала устраняется соответствующей подстройкой частоты управляемого генератора 26, которая выполняется схемой фазовой автоматической подстройки частоты (ФАПЧ).

В состав следящей схемы ФАПЧ входят делитель 23 частоты с коэффициентом деления, равным КуМН,, фазовый детектор 24 и фильтр 25 нижних частот.

Устранение погрешности умножения осуществляется подстройкой частоты сигнала управляемого генератора 26 до достижения равенства частот входного сигнала fex и выходного сигнала делителя 23, частота которого равна 1вы»/Куми. Сравнение частот этих сигналов выполняется фазовым детектором

24. На его выходе формируется сигнал рассогласования, постоянная или низкочастотная составляющая которого, выделяемая фильтром 25 нижних частот, используется для управления частотой выходного сигнала управляемого генератора 26.

Схема ФАПЧ обеспечивает необходимую для устранения погрешности умножения подстройку частоты сигнала управляемого генератора при начальном отклонении частоты входного сигнала в пределах полосы захвата А1аа»в.

Разрешающая способность кода N> na частоте входного сигнала (полоса частот входного сигнала Л fg соответствующая определенному значению кода Ит) для осу, ществления захвата частоты схемой ФАПЧ должна удовлетворять условию f0ò за»в . (2)

Разрешающая способность кода NT зависит от соотношения длительностей периодов входного и квантующего сигналов(при возрастании частоты входного сигнала 4», т,е. уменьшении его периода, разрешающая способность кода NT ухудшается. что соответствует увеличению полосы частот Л fg ).

Кроме того, разрешающая способность ко10 да Ит зависит от порогового значения Nnop и ухудшается с увеличением последнего.

Минимальное пороговое значение кода

Nnop., ограничивается максимальным отклонением результатов измерения каждого из поступающих на вход умножителя последовательности периодов, обусловленного погрешностью от квантования, Выбор максимального значения Nnop ограничивается разрешающей . способностью кода NT на границе высокочастотной области рабочего диапазона, т,е. должно выполняться условие (2).

Дополнительным положительным эффектом предлагаемого умножителя частоты является расширение рабочего диапазона частот, которое обуславливается снижением требований к точности измерения периода входного сигнала.

Формула изобретения

Умножитель частоты, содержащий последовательно соединенные фазовый детектор, фильтр нижних частот, управляемый генератор, первый счетчик, выход которого соединен с его входом предварительной записи, и делитель частоты, выход которого соединен с первым входом фазового детектора, второй вход которого соединен с выходом формирователя импульсов, последовательно соединенные генератор тактовых импульсов, первый ключ, второй счетчик и первый регистр памяти, последовательно соединенные второй ключ, вход которого

45 соединен с выходом генератора тактовых импульсов, третий счетчик и второй регистр памяти, а также,S-триггер, третий регистр памяти, первый и второй одновибраторы, выходы которых соединены с входами обнуления соответственно второго и третьего счетчиков, счетный триггер, прямой и инверсный выходы которого соединены с входами управления соответственно первого и второго ключей, а вход счетного триггера соединен с выходом формирователя импульсов, о тл.и ч а ю шийся тем, что, с целью повышения точности умножения при изменении частоты входных сигналов. введены инвертор, первый и второй элементы И, элемент ИСК10

1608779

Л ЧАЮЩЕЕ ИЛИ, вычитатель кодов, суммат р кодов, первый и второй цифровые ко параторы, мажоритарный элемент, при это выходы первого и второго одновибраторов соединены соответственно с первым и вто ым входами элемента ИСКЛЮЧАЮЩЕЕ

ИЛ, выход которого соединен с первым вхо ом мажоритарного элемента, инверсны выход которого соединен с R-входом

RS риггера, выход формирователя импульсов соединен с входом инвертора, выход ко рого соединен с первыми входами пе вого и второго элементов И, прямой и ин ерсный выходы счетного триггера соеди ены с вторыми входами соответственно вто ого и первого элементов И, выходы перво и второго элементов И соединены с вх ами соответственно первого и второго од овибраторов, вход разрешения выхода и вх обнуления первого регистра памяти со динены соответственно с выходом перво элемента И и инверсным выходом счетно триггера, вход разрешения выхода и вх д обнуления второго регистра памяти саед нены соответственно с выходом второго элемента И и прямым выходом счетного триггера, выходы первого и второго регистров памяти поразрядно соединены с соответствующими входами третьего регистра

5 памяти и входами первых групп входов первого и второго цифровых компараторов, входы вторых групп входов первого и второго цифровых компараторов поразрядно соединены с соответствующими выходами со10 ответственно вычитателя кодов и сумматора кодов, выходы первого и второго цифровых компараторов соединены соответственно с вторым и третьим входом мажоритарного элемента, выходы третьего регистра памяти

15 поразрядно соединены с соответствующими установочными входами первого счетчика и входами первых групп входов вычитателя кодов и сумма ора кодов, выход первого счетчика соединен с S-входом RS-триггера, 20 прямой выход которого соединен с входом .. записи третьего регистра памяти, при этом входы вторых групп входов вычитателя кодов и сумматора кодов поразрядно объединены и являются управляющими входами

25 кодового сигнала умножителя частоты,