Устройство для деления чисел

 

Изобретение относится к вычислительной технике, в частности, к быстродействующим электронным вычислительным машинам. Цель изобретения - повышение быстродействия. Новым в устройстве, содержащем регистры делимого 2, делителя 1 и накопления 3, сумматор 4, блок 6 формирования частичных произведений, блок 7 вычисления обратной величины и блок 5 управления, является введение блока 8 анализа остатка и блока 9 сдвига, наличие которых в устройстве позволило при вычислении частного уменьшить количество циклов, содержащих действия умножения и накопления, аналогично умножению с анализом разрядов множителя. 9 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1615

О1)5 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ фиг. f

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4410463/24-24 (22) 15.04,88 (46) 23.12.90. Бюл. Р 47 (75) В.А.Баклан и Г.Г.Костанди (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 648980, кл. G 06 F 7/52, 1976.

Авторское свидетельство СССР

9 1290302, кл. G 06 F 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ (57) Изобретение относится к вычислительной технике в частности к быстродействующим электронным вычислительным машинам. Цель иэобретения—

2 повышение быстродействия. Новым в устройстве, содержащем регистры делимого 2, делителя 1 и накопления

3, сумматор 4, блок 6 формирования частичных произведений, блок 7 вычисления обратной величины и блок 5 управления, является введение блока

8 анализа остатка и блока 9 сдвига, наличие которых в устройстве позволило при вычислении частного уменьшить количество циклов, содержащих действия умножения и накопления,аналогично умножению с анализом разрядов множителя. 9 ил., 1 табл.

1615705

Ао

А = — — ——

l-Е

Изобретение относится к вычислительной технике, в частности к .,электронным цифровым вычислительным . машинам.

Целью изобретения является повышение быстродействия.

В основу выполнения деления в предлагаемом устройстве положен метод, заключающийся в том, что нормализованные значения делимого С и делителя В предварительно умножаются на малоразрядное значение обратной величины делителя D. Тогда частное

А можно представить в виде t5

< гдеА =С ° D; о

Е=1-В ° 9, 20

Процесс вычисления частного на основании (1) можно представить в виде повторяющихся циклов

-(к-()

Ао+ E ао 2

-(2К-4)

А = А„+ E а 2

-(ik 1

А, =А; +Е а, 2

1< Р"-2.

Чтобы снизить на единицу разрядность множителя, представим D в в..ще

D 1 + В

I г где 0 D <1. Значения D могут быть легко определены при различных значениях К и В, причем выбор D может быть произведен на основе пяти дробных разрядов делителя В : СЬ по Ь (разряды bo и Ь 1 учитываются косвенно, так как их значения у нормализованного делителя всегда равны О и

1 соответственно).

Перед началом основных циклов вычисления частного необходимо выполнить два дополнительных — для вычисления значений Ао и Е:

Ао= С+СО ()

1 .E - 1 - (В + B

Основные циклы выполняются в соо тветствии с формулами (2). В первом цикле в качестве множителя берется код а и, так как Е < О, выполняется вычитание где а,, — группа иэ К разрядов частного с iK-ro до K(i+1)-1 го; О а,<2 — 1, к

= 0,1,2....

Каждый из циклов (2) содержит действия перемножения на группу из К разрядов, накопление частичйого про= изведения и сдвиг накопленной суммы на К разрядов.

Поскольку истинные значения а; неизвестны, то при определенных ус" ловиях в циклах (2) могут использоваться соответствующие группы разрядов а," величин АО,А, А ..., где

= 0,1,2... — номер величины А,", j 0,1,2... — номер группы из К разрядов величины А1.

Так, если значение Е находится в диапазоне

-2 E 0 (3) то в качестве множителя в циклах с положительным остатком выбирается прямой код соответствующей группы а;„, а в циклах с отрицательным остатком — ее обратный код. Для обеспечения выполнения условия (3) разрядность величины D должна составлять К + 1 разряд, причем ее диапазон изменения составляет

A< = Ao — Е а о (к- ) Если в результате вычитания код а . не изменился, то зто означает, что истинное значение группы разрядов частного ао = а„о = аоо. Будем считать, что остаток (часть величины А;, расположенная правее группы а °;, ) в,этом случае является поло< жительным. Признаком положительного остатка является отсутствие заема

40 из группы а во время вычитания или при замене вычитания сложением с дополнительным кодом наличие переноса в группу aîî На следующем шаге в качестве множителя выбирается

45 группа разрядов а и действия в цикле повторяются.

Если в результате вычитания код ао уменьшается на единицу, это означает, что истинное значение группы разрядов частного ао а о

= аoo — 1, т.е. как бы величину lE) вычли один лишний раэ, в результате чего возник отрицательный остаток.

При замене вычитания сложением с дополнительным кодом признаком отрицательного остатка является отсутствие переноса в группу ао . В этом случае в следующем цикле к отрицатель5705

6 числения обратной величйны; на

5 фиг.5 — схема формирования младших разрядов регистра делимого; на фиг.6 пример реализации блока анализа остатка; на фиг.7 — пример реализации блока сдвига; на фиг.8 — схема преобразователя множителя блока формирования частичных произведений; на фиг.9 — схема i-ro разряда преобразователя слагаемых блока формирования чачтичных произведений.

Функциональные схемы приведены применительно к значению К = 3.

Устройство (фиг.1) содержит регистр 1 делителя, регистр 2 делимо20 "o, регистр 3 накопления, сумматор

4, блок 5 управления, блок 6 формирования частичных произведений, блок

7 вычисления обратной величины, блок

8 анализа остатка, блок 9 сдвига и

25 тактовый вход 10.

Блок 5 управления (фиг.2) содержит распределители 11 — 14 импульсов, элементы ИЛИ 15-21, элементы И 22 и

23, счетчик 24 циклов, дешифратор

5 161 ному остатку необходимо прибавить величину (Е) (2" — 1 — a ) ° 2 (к

К 11 где (2 — 1 — а 11 ) — обратные группы разрядов а „.

Если в результате этого сложения в группе а11 возник перенос, это означает, что истинное значение группы разрядов частного а = а 11 + 1, очередной остаток является положительным и на следующем шаге надо про-. изводить вычитание. Если перенос в группу отсутствует, это означает, что а = а 11, очередной остаток отрицателен и на следующем шаге должно вновь выполняться вычитание. В дальнейшем изложенные правила выбора знака операции и кода очередного множителя повторяются. Для запоминания факта наличия переноса в устройстве должен быть предусмотрен специальный триггер. При выполнении основных циклов, группы разрядов выбираются начиная со старших разрядов и далее в направлении убывания их весов

-(К-1) -(2k- i)

00 2 а

-(зк-11 а ° 2 т.е. процесс деленная напоминает умножение начиная со старших разрядов.

По аналогии с умножением перед каждым циклом может быть произведен анализ разрядов множителя. Если его несколько старших разрядов равны нулю при положительном остатке либо единице при отрицательном остатке, то код очередной величины А (частное и

Ф остаток) сдвигается на соответствующее количество разрядов, минуя действия перемножения и накбпления.Tfocле выполнения сдвига производится анализ старших разрядов вновь полученного кода множителя, и в зависимости от их значения выполняется либо полный цикл, либо только сдвиг.

Таким образом, благодаря использованию одновременно аппаратного и логического способов ускорения при вычислении частного общее количество действий перемножения и накопления может оказаться значительно меньше по сравнению с вариантом использования только аппаратного способа ускорения.

На фиг.1 представлена функциональ-. ная схема устройства; на фиг. 2— пример реализации блока управления;

4(45

50 на фиг.3 — функциональная схема счетчика циклов блока управления; на фиг.4 — пример реализации блока вы25 и триггер 26 °

Счетчик 24 циклон (фиг. 3) содержит элементы ИЛИ 27-30, одноразрядные двоичные вычитатели 31 — 33, триггеры 34-36, счетчик 37, элемент

НЕ 38 °

Блок 7 вычисления обратной величины (фиг.4) содержит элемент 39 памяти и регистр 40.

Схема формирования младших разрядов регистра 2 (фиг ° 5) содержит триггеры 41 — 43, элементы И-ИЛИ

44 — 50, элементы И 51 и 52, элементы HE 53 — 57 и цепи 58 сдвига.

Блок 8 анализа (фиг;6) содержит элементы И-ИЛИ 59-64, элементы

ИЛИ 65 — 67 и элементы НЕ 68 и 69, Блок 9 сдвига (<Ъиг.7) содержит элементы И-ИЛИ 70 — 74, элемент ИЛИ

75 и элементы И 76 — 79.

Преобразователь множителя блока 6 (фиг,8) содержит элементы И-ИЛИ 80—

85, элементы И 86 — 88 и элементы

НЕ 89-93. Каждый i-й разряд преобразователя слагаемых (фиг.9) содержит элементы И-ИЛИ 94 — 97, элементы НЕ

93 и 99 и одноразрядный двоичный сумматор 100.

Регистры 1 и 2 устройства являются п-разрядными, а третий регистр 3

1615795 содержит n+K разрядов, Регистры 2 и 3 содержат цепи сдвига влево на количество разрядов от 1 до 2К.Кроме того, К младших разрядов регистра

2 содержат цепи прибавления и вычитания единицы. Регистр 1 может быть несдвиговым.

Блок 7 вычисления обратной величины предназначен для определейия значения D . ! Сумматор ч является (п+К)-разрядным сумматором комбинационного типа ! с распространением переноса. Сумма, тор 4 складывает коды поразрядных . сумм и переносов, поступающие из бло, ка 6, результат записывается в ре, гистр 3.

Блок 5 управления вырабатывает !, управляющие сигналы. В блоке управ ления распределители 11 — 14 импульсов вырабатывают серии импульсов, управ ляющие соответственно выполнением циклов вычисления величины Е, вычис ления величины А, определения групп разрядов частного — полный основ1 нои цикл, определения групп разря дов частного — сокращенный основной ! цикл. Счетчик 24 (фиг, 3) является

1 вычитающим и при вычислении нужного количества разрядов частного уста навливается в нулевое состояние.Так как в устройстве может осуществляться сдвиг на разрядное количество разрядов (от I до б), то на счетчике 24 должно обеспечиваться одновременное вычитание соответствующего количества единиц. Текущий код счетчика хранится следующим образом: разряды с весами 2О, 2, 2 — на ( триггерах 34 — 36, разряды с весами 2 и выше — в счетчике 37, На эле3 ментах ИЛИ 27 — 29 сигналы сдвига преобразуются в двоичный код, подаваемый на входы вычитателей

31 — 33, с выходов которых код разности записывается в триггеры 34

36. Если при вычитании образуется сигнал заема из старшего разряда, то он подается на старшую часть счетчика 37 и уменьшает на единицу содержащийся в ней код. На элементе

ИЛИ 30 образуется дизъюнкция содер- жимого разрядов старшей части счетчика 37 — сигнал Н, а на элементе

НЕ 38 — его инверсия Н. Сигналы Н и

Н совместно с прямыми Ь„, Ь,(, Ь и инверсными h» h,, 17> выходами триггеров 34 — 36 подаются на дешиф5

10 l5

pàòîð 25 блока 5 управления. дешифратор 25 вырабатывает сигналы:

Нgh 3h, Vh, HVh ЧЬ, НЧЬ и h

Н (h< и Н У h < h которые соответствуют тому, что код, содержащийся в счетчике 24 не меньше 1.2,3,4,5 соответственно, а также сигналы

Н112(11110Ф Hh

Hh h< h, которые соответствуют равенству кода, содержащегося в счетчике

24, соответственно 1, 2, 3, 4, 5.

Распределитель 13 запускается всякий раз, когда выполняются три условия: в счетчике 24 содержится ненулевой код, на выходе одного из распределителей 12 — 14 имеется единичный сигнал и очередной множитель нормализован. Первые два условия запуска распределителя 14 те же, что и распределителя 13, а третье условие имеет противоположное значение, т.е. очередной множитель должен быть не нормализован. Запуски распределителей 13 и 14 прекратятся, т,е. процесс деления закончится, когда сигнал HVh

Элементы ИЛИ 16 — 21 предназначены для объединения одинаковых управляющих сигналов. Триггер 26 предназначен для хранения знака каждого очередного остатка. При этом положительному остатку соответствует единичное состояние триггера 26. Начальная установка триггера 26 в единичное состояние производится во время дополнительного цикла вычисления Ад. Текущая установка триггера 26 производится во время выполнения основных циклов по управляющему сигналу с распределителя 13 в единичное состояние, если сигнал переноса P из старшего разряда сумматора 4 равен 1, и в нулевое состояние в противном случае.

B блоке 5 вырабатываются следующие управляющие сигналы: У1 — разрешение на фиксирование кода величины (, D Y2 — сигнал переключения множиI теля в блоке б; Y3 — разрешение записи в регистр 3 результата сложения с выхода сумматора 4; Y4 — сдвиг регистра 3 в цикле вычисления величины Е; Y5 — разрешение передачи кода из регистра 2 в регистр 1; Y6— разрешение передачи кода из регистра 3 в регистр 2; Y7 — разрешение передали кода из регистра 1 в регистр 3; Y8 — разрешение сдвига со9

16 держимого регистров 2 и 3 после сложения; Y9 — разрешение повторного сдвига содержимого регистров 2 и 3 после сдвига на предыдущем шаге, Y10 — дизъюнкция сигналов 78 и 79;

Z u Z — - прямой и инверсный выходы триггера 26. Перечисленные сигналы совместно с выходами дешифратора 25 подаются на выход блока 5.

При увеличении значения К в блоке

5 соответственно увеличивается часть счетчика 24, реализованная в виде вычитателя, и количество сигналов, вырабатываемых дешифратором 25.

В блоке 7 (фиг.4) вычисляется обратная величина D (d d< d zd >) код поступающего на его информационный вход и содержащего дробные разряды делителя В (ЬгЬЗЬ4Ь Ь6) °

Младшие три разряда регистра 2 отличаются от остальных разрядов тем, что кроме цепей сдвига содержат цепи модификации (+1) содержащегося в них кода.

Код трех младших разрядов регистра 2 хранится на триггерах 41 — 43.

Модификация этого кода производится в зависимости от состояния триггера

26 и значения сигнала переноса P на выходе сумматора 4. Если триггер

26 находится в единичном состоянии, т.е. Z = 1 и нет переноса, т.е. р =

=О,то код необходимо уменьшить на

1, а если Z - =0 и P - =1, то код дол-. жен быть увеличен на 1. При других сочетаниях значений P и 2 модифика-. ция кода не производится. В соответ-. ствии с изложенными правилами на элементах И-ИЛИ 44 и НЕ 53 формируются инверсный и прямой сигналы модификации содержимого младшего. разряда регистра 2. На элементе И-ИЛИ 45 образуется информационный сигнал установки триггера 41 по заднему фронту управляющего сигнала У3. Другая установка триггера 41 осуществляется во время сдвига регистров 2 и 3 по заднему фронту сигнала У10. При этом ,информационный сигнал поступает на триггер 41 иэ цепей 58 сдвига. На входы цепей 58 сдвига подаются коды шести старших разрядов регистра 3 и сигналы сдвига Q — Q<. В зависимости от величин одного из этих сигналов цепи 58 подключают к входу триггера 41 выход соответствующего разряда регистра 3. В свою очередь, выход триггера 41 (как и других триг15705

)О геров регистра 2) подключен к входу, цепей 58 для передачи в более старшие разряды регистра 2 во время очередного сдвига. На элементе И-ИЛИ 46

5 формируется значение х младшего разряда очередного множителя, которое одновременно используется для образования сигнала модификации предпос-леднего Разряда регистра 2. Этот сигнал формируется на элементах

И-ИЛИ 47, И 51 и НЕ 54 и 56. В следующем разряде для этих целей используются элементы И-P3lH 49, И 52 и ЦЕ 55 и 57. Разряды множителя х и х в этих разрядах формируются на элементах И-ИЛИ 48 и 50 ° 1 епи установки триггеров 42 и 43 строятся аналогично цепям установки тригге20 ра 41.

При увеличении значения К в регистре 2 соответственно увеличивается количество младших модийицируемых разрядов. Кроме того, если увеличить количество разрядов, на которые может одновременно осуществляться сдвиг, то усложнятся цепи 58 сдви"

ra.

Блок 8 анализа остатка является комбинационной схемой и вырабатывает сигналы равенства нулю либо единице значений 1, 2...К младших разрядов регистра 2 и старших разрядов регистра 3.

Блок анализа остатка позволяет выявить все случаи, когда очередной остаток не нормализован, и определить количество старших нулей для положительноro остатка либо старших

4< единиц для отрицательного остатка.

Поскольку при Z = 1 в качестве множителя берется прямой код . г2„г г2 г2, а при Z = 0 — инверсЬ- ный код этих разрядов, то выполнение одного из равенств

Ег2 гг r2 = 1 или

2г2ь-ггпу"- 2ï означает, что множитель денормализо-. ван как минимум на 3 разряда, На элементе ИЛИ 65 Формируется общий сигнал денормалиэации множи5с tens багзil qггч qгii,a Ha элементе

НЕ 68 — его инвеРсиЯ q2 Ч 9 гг Ч с1

Л равенство которой единйце свидетельствует о том, что очередной множи-. тель нормализован.

5 705

12 определенных разрядов частного не менее одного, но производится сдвиг после сдвига (79) и множитель денормализован только на 1 разряд. Аналогичным образом единичные значения сигналов Q -, Qg соответствуют сдвигу регистров 2 и 3 сразу на 2 — 6 разрядов.

Блок 6 формирования частичных произведений вырабатывает частичные произведения и-разрядных величин на

К-разрядные множители и производит алгебраическое суммирование полученного произведения с ранее вычисленным частичным произведением. Суммирование производится без распространения переноса, поэтому блок б выдает результат в виде двух кодов: кода по20 разрядных сумм и кода переносов . — Основными частями блока являются преобразователь множителя и преобразователь слагаемых.

Назначением преобразователя множителя является преобразование кода множителя таким образом, чтобы в каждой из его пар разрядов с весами

2, 2 и 2, 2 хотя бы одна иэ цифр была равна нулю. При таком пре30 образовании младший разряд преобразованного множителя может оказаться с отрицательным весом -2

В таблице показано возможное преобразование множителя, На элементах И-ИЛИ 80 — 82 и элементе И 86 пРоизводитсЯ пеРеключение . кода, поступающего на преобразование: если У2-1, то на преобразование подается код d

Первичный код множит еля

45 dodl did З или хтх х з

0001

001

0101

О! 10

0 1 1 1

1000

0101

01 00

01 01

1001

1000

0

1

0

1

Q, = Yl0 Нт 1,1,Л9- q (НЧ1 Ч1„Ч1,) соответствует сдвигу регистров 2 и 1 только на один разряд. Первый член выражения для Q равен 1 в том случае, «1сли есть разрешение на сдвиг (YIÎ) и неопределен только один разряд 55

Частного (т.е ° остался незаполненным только старший разряд регистра 2). которой член этого выражения соответс твует случаю, когда количество неIl

1 61

На элементах И-ИЛИ 62 " 64 Формируются сигналы денормализации остатка на один — q в,, два — q>< и не менее чем на три — т1 разря да соответственно.

На элементах ИЛИ 66 и 67 выраба-! тываются сигналы денормализации остатка не менее чем на два разряда ! q >V q>> и не менее чем на один. раз ряд q y q>> V q>> . На элементе НЕ 69 образуется сугнал т1 y q Чт1,, единичное значение которого соответст,вует нормализованному остатку.

При увеличении значения К и соответствующем увеличении количества ,разрядов, на которв е может производиться сдвиг регистров 2 и З,пропор ционально увеличивается количество

1 элементов блока. ! !

Блок 9 сдвига является комбинационной схемой, производит сопоставение информации о денормализации остатка, поступающей из блока анализа, с информацией о текущем количестве вычисленных разрядов частного, оступающей из блока управления, и

ырабатывает сигналы совместного сдвига частного и остатка íà 1,2..., !

Дк — 1, 2к разрядов.

На элементах И 76 и 77 формируют-, cs сигналы Y9 Ч, Y9 q соответственно, единичное состояние которых

Свидетельствует о том, что на преды1 ущем шаге выполнялся сдвиг и мно1китель денормализован на один (ц ) тли два (q <) разряда.

На элементах И 78 и ИЛИ 75 формируется сигнал YB Ч Y9. q >» единич1тое значение которого свидетельству т о том, что на предыдущем шаге выттолнялось сложение (YB) или сдвиг

И новый код множителя денормализован йе менее чем на три разряда (Y9 q<>)

На элементах И-ИЛИ 70 — 74 и ИЛИ

75 вырабатываются сигналы Q I— соответственно. Единичное значение

Сигнала

Код преоб- Сигнал отразованно- рицательго множителя ного веса ш,тп тп тпз разряда шэ!

13!

615705

10

f =С(Of г V g Of Z, 25

40

50

В соответствии с таблицей разряды преобразованного множителя m, m<, ш2 m+ равны що МОЧМ!Ы2 Ks y

m = Ф!М М Мф2 "Of Of. 1

m2 =0(М

0(» где о,Ы!,Ы и р(— выходы элементов И 86, И-ИЛИ 80 — 82 соответственно.Единичное значение сигналов mo, m <, m< m > разрешает подачу на сложение кодов 2 Rl,2 Rl, 2 R1,2 Р.l соответственно, Через Rl обозначено содержимое регистра 1, т.е. код множимого. На основании таблицы можно также составить формулу подачи дополнительного кода произведения Р12 так как равенство О Ы = 1 означает, что m2 = О, à шз = 1 и имеет отрицательный вес -2 >, и при этом Z = l, если же Z = 1, то должно выполняться равенство a

Приведенные формулы реализуются на элементах И-ИЛИ фЗ вЂ” 85, И 87 и

88 и НЕ 90 — 93. Сигнапы mo — шэ и

f u f поступают на преобразователь слагаемых блока 6.

В i-м разряде преобразователя слагаемых (фиг.9) на элементе И-ИЛИ 94 производится переключение разрядов множимого: r l! z, если m = l,ëèáî

rl., если m l. Аналогичным образом на элементе И-ИЛИ 95 переключаются сигналы: rl, если m 1, либо rl! если m = I. Через rl

r1;,, r1;, rl; з обозначены i-й, (i-I)-й, (i-2)-й и (i-3)-й разряды множимого соответственно. На элементах И-ИЛИ 96 и 97 производится переключение прямого или инверсного кодов, подаваемых на первый и второй . входы одноразрядного двоичного сумматора 100. На его третий вход подается i-й разряд rÇ; регистра 3, в котором расположен код предьдущего частичного произведения. На выходах сумматора 100 вырабатываются сигналы суммы S и переноса Р;»,,которые по1 даются на выходы блока 6. Аналогично выходы сумм и переносов всех сумматоров блока 6 подаются на его выходы., Таким образом, на выходах блока 6 образуется двухрядный код нового частичного произведения: на первом выходе — код перезарядных сумм, на втором выходе — код переносов.

Подобно i-му разряду построены и другие разряды преобразователя слагаемых за исключением К разрядов справа и слева, которые могут быть упрощены благодаря отсутствию в регистре 1 разрядов с весами, меньшими 2 и большими 2, При необходи- мости подачи на суммирование какоголибо из произведений m Rl дополни-! тельным кодом помимо инвертирования его-;цифр подается также единичный сигнал на третий вход соответствующего сумматора в младших К разрядах. Это возможно благодаря тому,что в тактах сложения К младших разрядов регистра 3 находятся в нулевом состоянии (после предыдущего такта сдвига). Б случае увеличения значения К в блоке 6 увеличивается количество линеек одноразрядных двоичных сумматоров вЂ, на каждый один дополнительный разряд добавляется одна линейка одноразрядных двоичных сумматоров.

Устройство работает следующим образом.

Перед началом операции делитель размещается в регистре 1, делимое в регистре 2, регистр 3 находится в нулевом состоянии, в счетчике 24 записан двоичный код и. Выполнение деления начинается с цикла вычисления величины F. во время которого на распределителе 11 выр,.батывается временная последовательность управляющих сигналов Yl, У7, У2, УЗ, У4, У5 и Yá. По сигналу Yl код дрd 4 d из элемента 39 памяти записывается в регистр 40. Одновременно с Yl вырабатывается сигнал У7, по которому производится передача кода делителя из регистра 1 в регистре 3. По сигналу У2 в блоке б на преобразование множителя подается код Йрй„(1gd, а по заднему фронту сигнала УЗ в регистр 3 записывается сумма В + BD

По сигналу У4 прс.изводится сдвиг регистра 3 глево на К разрядов с потерей выходящей за пределы регистра информации. B результате этого сдвиrà в регистре 3 образуется модуль

55 величины Е, увеличенный в 2! раз, т.е. 2 (Fj По сигналаы У5 и Уб производится одновременная передача кода из регистра 2 в регистр 1 и из регистра 3 в регистр 2, в резульI 6 I 5705

16 тате чего в регистр l записывается код делимого С, а в регистр 2 код 2 1Е 1, На этом первый этап дек летия заканчивается и устройство переходит к выполнению второго этапа - вычислению величины А . Выход"

О ныл импульсом с распределителя 11 запускается распределитель 12, на кото ом вырабатывается последовательно ть управляющих сигналов 77, У2, 73, У5, 78 и 110. По сигналу 77 производится передача кода делимого С из Регистра 1 в регистр 3. По сигна- лу 2 в блоке 6 на преобразование мно ителя подается код d()d4dgdg, а по аднему фронту сигнала У3 н ре1 гис р 3 записывается код А = C+CD

По сигналу 75 выполняется передача кодй из регистра 2 (код 2" I Å !) в:. регистр 1. Благодаря этой передаче осв бождается регистр 2 для хранения цифр частного, а код 2 Ej будет янл ться множимым в основных циклах.

Одн временно с 75 производится начал ная установка триггера 26 в единичНое состояние. По сигналу 78 в блоке 9 сдвига вырабатывается либо сигнал Q, если величина. А0 нормализов на (т.е. содержит единичный код в разряде целых), либо сигнал Q в про ивном случае. По сигналу Qg или

Q< производится совместный сдвиг регистров 2 и 3 на три или четыре разряда соответственно с передачей содержимого старших разрядов регистра

3 и младшие разряды регистра 2.Одновре1 енно иэ кода, записанного в счетчик 24, вычитается 3 или 4. На этом этаг1 вычисления А0 завершается.Запус какы1ий импульс с выхода распределител4 12 через элемент ИЛИ 15 поступает на входы элементов И 22 и 23.

Поскольку после цикла вычисления А 0 содержимое счетчика 24 не может бы-,ь равкым нулю и множитель, расположенный в трех младших разрядах регистра

2 нормализонан, то запускающий сигнал через элемент И 22 поступает на распределитель 13, на котором выра" батшваются управляющие сигналы 73, У8 и YIO. Поскольку сигнал 72 отсут- ствует, то в блоке 6 на преобразование подается код х х х . По заднему фроНту сигнала 73 в регистр 3 записывается сумма предыдущего содержимого регистра 3 с дополнительным кодом произведения 1ЕIх1х х . Одновременно н регистре 2 при отсутствии

I0

35 сигнала переноса Р на выходе сумматора 4 производится вычитание единицы из кода r2 >, r2 < с записью результата в триггеры 41 — 43. Если

Р = 1, то в триггеры перезаписынается прежний код. По заднему фронту 73 производится также установка триггера 26: в единичное состояние, если

P = I, и в нулевое, если P = О. По сигналам YB и 79 вырабатывается один из сигналов Qq — Q6, производятся сдвиг регистров 2 и 3 на определенное количество разрядов и вычитание из содержимого счетчика 24 соответствующего двоичного кода. Запускающий импульс с выхода распределителя 13 через элемент ИЛИ 15 подается на входы элементов И 22 и 23.Если определены не все и разрядов частного и новый множитель нормализован, то вновь запускается распределитель

13, если же множитель денормализован, „то запускается распределитель 14, на котором вырабатываются только сигналы разрешения сдвига 79 и YIО,вызывающие появление одного из сигналов

Действия по этим сигналам описаны. Запускающий сигнал с выхода распределителя 14 также подается на элементы И 22 и 23. Таким образом, запуски распределителей 13 и 14 повторяются до определения всех разрядов частного, после чего процесс деления прекращается.

Формула изобретения

Устройство для деления чисел,содержащее сумматор, регистр накопления, регистр делителя, блок вычисления обратной величны, блок формирования частичных произведений, регистр делимого и блок управления, причем выход суммы сумматора соединен с информационным входом регистра накопления, выходы разрядов которого соединены с информационными входами шести старших разрядов регистра делимого соответственно, выход модифицированного кода множителя которого соединен с первым входом множителя блока формиронания частичных произведений,вто- рой нход множителя которого соединен с выходом блока вычисления обратноч величины, информационный вход которого соединен с выходом регистра делителя и.первым входом множимого блока формирования частичных произведений, ! 6 57 15

Фиг.2 выход поразрядных сумм которого соединен с входом первого слагаемого сумматора, выход переноса которого соединены с прямым и инверсным входами переноса регистра делимого и входом признака модификаций кода делителя блока управления соответственно, первый тактовый вход которого соединен с тактовым входом устройства, !О первый, второй и третий выходы блока управления соединены соответственно с входами разрешения записи, сдвига и,передачи кода регистра накопления, четвертый и пятый выходы блока управ- 15 ления соединены соответственно с управляющим входом блока вычисления обратной величины и входом разрешения передачи кода регистра делителя,шестой, седьмой, восьмой и девятый выхо- 2О ды блока управления соединены соответственно с входами разрешения передачи кода, сдвига и входами положительного и отрицательного знаков очередного остатка регистра делимого,деся- 25 тый, восьмой и девятый выходы блока управления соединены с входом переключения множителя и входами положительного и отрицательного знаков оче— редного остатка блока формирования частичных произведений, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены блок сдвига и блок анализа остатка, причем выходы разрядов регистра накопления соединены с вторым входом множимого блока формирования частичных произведений и индюрмационными входами трех старших ра)рядов блока анализа остатка, информационные входы трех младших разрядов которого соединены с информационным входом регистра делителя и выходами соответствующих разрядов регистра делимого, вход сдвига которого соединен с вхо дом сдвига регистра накопления,вторым тактовым входом блока управления и выходом блока сдвига, информационный вход которого соединен с выходом сигналов денормализапии остатка блока анализа остатка, выход нормализации множителя которого соединен с входом признака нормализации множителя блока управления, восьмой и девятый выходы которого соединены с входами положительного н отрицательного знаков очередного остатка блока анализа остатка, одиннадцатый, двенадцатый, седьмой и тринадцатый выходы блока управления соединены с первым, вторым и третьим входами сдвига и входами неравенства и равенства кодов блока сдвига соответственно, выход переноса блока формирования частичных произведений соединен с входом второго слагаемого сумматора, выход регистра делителя соединен с информационным входом регистра накопления.

1615705

16157Р5

1615705

Фиг.б

1Ь15705

1615705

Составитель Е.Мурзина

Техред М.Коданич Корректор В.ГиРннк

Редактор О.Юрковецкая

Тираж 562 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101