Устройство для вычисления суммы произведений

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки инЛормации. Целью изобретения является повышение точности вычислений. Устройство содержит регистр 1 данных, шину 2 данных, регистр 3 адреса, шину 4 адреса, блок 5 управления, шину 6 управления, шину 7 запроса, группу 8 регистров 9, группу 10 регистров 11, группы 12 блоков 13 промежуточных вычислений, многовходовый сумматор 14, регистр 15 результата , выход 16. 1 э.п, ф-лы, 3 ил, 2 табл. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4381329/24 (22) 22.02 ° 88 (46) 07.01.91 ° Бюп. Р 1 (72) lT,Í.Øéìáèpåâ (53) 681 .3 (088 .8) (56) Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов. — И.: Мир, 1979, с. 607, фиг.9.9, Авторское свидетельство СССР

Р 788105, кл. G 06 F 7/38, 1976.

Авторское свидетельство СССР

Р 1283754, кп. С 06 F 7/544, G 06 F 15/347, 1985.

„„80,„, ЫЯ257 A1

2 (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНРИ СУИМ11

ПРОИЗВЕДЕНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки информации . !(елью изобретения является повышение точности вычислений. Устройство содержит регистр 1 данных, шину 2 данных, регистр 3 адреса, шину 4 адреса, блок 5 управления, шину 6 управления, шину 7 запроса, группу 8 регистров 9, группу 10 регистров 11, группы 12 блоков

13 промежуточных вычислений, многовходовый сумматор 14, регистр 15 результата, выход 16 . 1 з.п. A-лы, 3 ил .,Я

2 табл.

1619257

Изобретение относится к вычислительной технике и может быть использовано в специализированных устр ойствях цифровой обработки информации.

Целью изобретения является повыше5 ние точности вычислений.

На Аиг. 1 представлена структурная схема устройства для. вычисления сумrrb1 произведений; на <Ъиг. 2 — схема 10 блока промежуточных вычислений; на

Аиг. 3 — схема блока управления.

Устройство для вычисления суммы произведений (фиг. 1) содержит регистр 1 данных, соединенный с шиной 2 данных, регистр 3 адреса, связанный с (ш1пой 4 адреса, блоком 5 управления и шиной 6 управления Блок 5 соединен с шиной 7 запрося. Выходы блока 5 соединены также с управляюгщми входамн первой группы 8 регистров 9, управ . .ляющими входами второи группы 10 регистров 11

Выходы регистров 9 и 11 соединены с первыми и вторыми входами первой группы 12 блоков 13 промежуточных вычислений, первые и вторые выходы блоков 13 первой группы 12 соединены с первыми и вторьвж входами блоков 13 грУппы 12 и т.д. Первый и втоРой выходы блоков 13 предпоследней (s-1) группы 12 1 соединены с первьпи и вторыми входами блоков 13 последней

s-й группы 12

Третьи выходы блоков 13, соответствуюпде одним и тем же переменным х > ° ° °, х п(у 1, ° ° °, У1 ), соединены группами по s выходов с соответствующими входными шинами многовходового сумматора 14. Управляющие входы блоков 13

40 одинаковых разрядов соединены с выходами блока 5. Выходы сумматора 14 связаны через регистр 15 результата с выходом 16 устройства, управляющий вход регистра 15 соединен с выходом блока

5 управления, выход регистра 15 соединен с входом сумматора 14.

Блок 13 промежуточных вычислений (фиг. 2) содержит входы 17 (V,) и

18 (U, ), узлы 19 и 20 инверсии, схемы 21,22,25 сравнения, коммутаторы (мультиплексоры) 23 и 24, элемент И

26 (с двумя инверсными входами, элемент НЕ 27, элемент И 28 (с одним прямым и двумя инверсными входами), эле- „ мент И 29 (с двумя прядями и одним инверсным входом), элемент ИЛИ 30, элемент ПГ 31, элемент ИЛИ 32, коммутаторы 33 и 34, регистр 35 сдвига, выход 36, Упрявляю1р и вход 37, сумматор 38, выход 39, элемент задержки

4() элемент запрета 41, выход 42.

Блок 5 содержит генератор 43, элемент И 44 триггер 45, счетчик 46, дешифраторы 47 — 49, элементы ИЛИ 5052,. элемент 53., задержки .

Устройство имеет также вход 54 константы, соединенный с входами суьжаторов 38 блоков 13.

Устройство для вычисления суммы произведений определяет значение и

1" (1)

1-1 путем параллельного вычисления частных пр ои з в ед ений х, у по фор мул е

Ч

Zi =л„у, =, 1/2j U (2)

1=1

Причем U1 определяют рекуррентно ! 1

U > x /min (U >, Ч ); min (-U>, -V> ) ;

1 1ч

I где VI =VI -1/2), j =1»..., з и Urr =х, ;

V„ y=V.

При вычислении по Аормупе (2) по-, грешность не превосходит 1/4", следовательно, для выполнения вычислений с точностью до 1/2 достаточно взять число членов s равное и/2.

Устройство для вычисления суммы произведений работает следующим образом.

На шину 2 в регистр 1 поступают коды х„,...,х„, которые записываются в регистры 9, причем каждый код х (i=

=1,...,n) записывается в соответствующий регистр 9. по управляющему сигналу, формируемому блоком 5 управления. Процесс записи кодов х;. осуществляется под управлением внешних сигналов адреса, определяющего номер регистра 9, которые поступают на шину 4 адреса и шину б управления. Адрес кода х запи l сывается в регистр 3 по внешнему управляющему сигналу б и после дешиАрации в блоке 5 управления (дешифратором 48) передается в ниде управляющего. сигнала на соответствующий регистр 9.

После записи всех кодов х -х в региИ стры 9 осуществляется запись кодов у,...,у в регистры 11. Запись про" изводится по сигналам управления, Аормируемым блоком 5 управления (дешиАратором 49) аналогично записи кодов

Х1 Х11

После записи кодов х,,у; блок 5 управления переводится R режим вычис5 16192 ления суммы произведений, это осуществляется триггером 45, входящим. в блок 5, по сигналам с дешифраторов 48 (начало записи) и 49 (конец записи) .

При этом триггер 45 разрешает прохождение синхроимпульсов генератора 43 через элемент И 44 на вход счетчика

46, код которого поступает на дешиАратор 47. В последнем формируются управ-10 ляющие сигналы разрядной синхронизации, которые осуществляют сдвиг кода в регистре 35, входящего в блок 13 промежуточных вычислений. Сдвиг кода необходим для вычисления величины

U -=U"t/2I.

1 1

Вычисление произведений величин х<у„ху,, ° ° °, х„у„происходит B группах 12 блоков 13, число которых равно числу разрядов s. Вычисление ве-?0 личин Z, =х, v; производится по Аормуле (3) последовательно от первого до

s-ro разряда, Рассмотрим процесс Аормирования произведения Z =õ,ó, ís при-. мере вычисления одного члена. В пер- 25 вой группе блоков 13 производится определение величин U1,и Чб» исходя из исходных значений U w и V y

О 1 0 1 .

Переменные х, и у, поступают на входы 17 и 18 блока 13 (фиг. 3). 30

В узлах 19 и 20 осуществляется получение инверсных значений величин

-Савв-х ; и -V =-у, из кодов Uo u Vo.

Формирование величин U и V" про1 изводится по формуле (3) . При этом

35 реализация непрерывно логических вы. Ражений (HJH3) РФ1 +1 =шах(ш п (Uo» Vo )»

min(-Uo -Ча)1 и F; =шах У -V 1 1+(- t а а

V> i=0 производится путем применения гибридных пороговых и депоро- 40 говых операторов П(ф) и (I„-(Ê), а также преобразования двоичных векторов t(/«(в соотватстввв с табл.1.

В табл. 1 приведены значения пороговых операторов 45

91 =П(Ч1 1 -V;; 14=П(01» -U;)«е — (5=П(У; » Ч;) 57 6 ф (для выражения Г1(, +1) и ф, Ф (для выражения РЧ ° ) следующим об-!

+1 разом:

U1 Ú00; V ý0t; -У;- 1.0; -Ч;->11 °

Выполнение порогових операций по формуле (4) осуществляется на схемах

21,22,25 сравнения, причем схема 2t формирует переменную (3„схема 22— переменную, а схема 25 — переменную. (Зу. Реализации выражения (5) для

f переменных V, и U; осуществляют двухвходовые мультиплекторы 23 и 24, yrtравляемые схемами 21 и 22.

Сформированный в соответствии с табл. 1 код Р1 (3z (3 поступает на логические элементы, которые осуществляют кодовое преобразование P/Ñ1 è P /0! по табл. 1 в соответствии с логическими выражениями ((а(P3 P(аPq>)(P P » з а(; =Ц РъЧ г з, а г.=ps °

Коды аТ и ф управляют коммутаторами 33 и 34, на входы которых подаются переменные U V" -U -Ч и

1«1» 1» выбирают одну из этих величин в соот" ветствии с табл. 1.

При определении первого разряда произведения х у. на выходе коммута1" 1 торов 33 и 34 Аормируются в каждой из ситуаций (табл. 1) следующие величины (табл. 2) .

Значение переменной U, поступает с выхода коммутатора 33 на вход сдвигового регистра 35, который осуществляет умножение U < на 1/2, т.е. формирует U„° t/2, эта величина передается на выход 36 .

Переменная V< поступает на сумматор 38, где осуществляется вычитание контакта константы 1/2 (j=1/2,...з), которая поступает на второй вход сумматора 38, т.е. формируется величина

V,, =VI -1/2, Аормула (3) .. Значение Ч пе-Ч, )=

Ч; ъ-v, Ч; àc

0;7-0;; (4)

Ц е °

\ «

Ц, ъЧ;;

1 при

0 при

1 при

О при

1 при

О при

P, =n(V;;

jhow =П(0, 3

Р, =П(Ц, 50

55 у е ) вв (Че )=

Ч, при Ч;>-Ч, ;

-V" при Ч 6 -V" ! 1 е»

U1 при У;> -U, -U при U" ñ -U, .!

Ч =

1 (5) l

Це!

Переменные U,,V,, —.U,, -V, закодированы кодами двоичных переменных О ! т редается на выход 39. На выход 42 пе редается код U, =0 1 который стробируется с выхода коммутатора 33 в элементе 4 1 запрета с помощью сигнала, поступающего с выхода 37 и задержанного на элементе 40 задержки.

Затем производится определение величин V u U во второй группе 12 блоt ков 13, на входы которых поступают ве1 личины Ч; и U I. Процесс Аормирования

Ч и 0 аналогичен тому, как это осуI ществляется в первой группе. В тече" ние s циклов вычисления переменных U «

1619257

V,,11,V,...,11,Ч на входы сумматора

14 последовательно подаются значения переменных 1/201, 1/4Н, 1/ZU< °

Суммирование всех произведений 7., входящих в сумму (1), осуществляется

5 параллельно по всем п блокам 13.

Б результате на выходе сумматора 14 тт образуется общее значение Е=,7 х у,, 10 которое по сигналу, поступающему из блока 5 (с дешиАратора 47) записывается в регистр 15.

Вьтходпой код Z может быть считан на шипе 16. Запись кодов в регистр 1 осуществляется по сигналу, формируемому элементами ИЛИ 50 — 52, который появляется тта вттходе элемента ИЛИ 52, при наличии лтобого из сигналов 1,,и дешиАратора 48 или О,...,п дешиАрато- 20 ра 49. После записи кода в регистр 1 выдается сигнал запроса следующего информационного слова, который поступает с элемента ИЗБА 52 через элемент 53 задержки на шину 7. 25

Формула изобретения

1. Устройство для вычисления суммы произведений, содержащее блок управ- 30 л ения, мног овход овый сумматор, р егистр результата и блоки промежуточных вычислений, причем выход многовходового сумматора соединен с информационным входом регистра результата вы35 ход которого соединен с выходом устройства, а управляющий вход подключен к первому выходу блока управления, входы многовходового сумматора соединены с первьттти выходами блоков про- <0 межут очных вычисл ений, упр авляющи е входы блоков промежуточттьтх вычислений соединены с вторым выходом блока управления, каждый блок промежуточнътх вычислений содержит регистр, сумматор,45 четыре коммутатора, первый и второй элементы ИЛИ и элемент запрета, причем первые инАормационные входы первого и второго коммутаторов соединены с соответствующими инАормационны

50 ми входами блока, отлич ающа ес я тем, что, с целью повышения точности вычислений, оно содержит регистры данных и адреса и две группы регистров, а каждый блок промежуточных вычислений содержит дополнительно два узла инверсии, три схемы сравнения, три элемента И, третий элемент

ИЛИ, два элемента НГ и элемент задержки, причем регистр данных соединен информационным входом с шиной дан— ных устройства, управляющим входом с третьим выходом блока управлений, а выходом — с инАормационными входами регистров первой и второй групп, регистр адреса соединен информационным входом с шиной адреса устройства, выходом — c входом блока управления, а входом записи — с шиной уттравления устройства, управляющие входы регистров первой и второй групп соединены соответственно с четвертым и пятым выходами блока управления, выходы регистров первой группы соединены с первыми инАормационными входами соответствующих блоков промежуточных вычислений первой группы, вторые информационные входы которых соединены с выходами соответствующих регистров второй группы, вторые и третьи выходы блоков промежуточных вычислений ъ — и группы (=1,...,s-1; s — разрядность операндов) соединены соответственно с первыми и вторыми информационными входами соответствующих блоков про- межуточных вычислений (т+1)-й группы, выход регистра результата соединен с дополнительным входом многовходового сумматора, шестой выход блока управления соединен с шиной запросов устройства, в каждом блоке промежуточных вычислений входы узлов инверсии соединены с соответствующими информационными входами блока и с первьтми входами соответственно первой и второй схем сравнения, вторые информационные входы первого и второго коммутаторов соединены с выходами соответствующих узлов инверсии и свторыми входами соответствующих схем сравнения, выходы первой и второй схем сравнения соединены с управляющими входами соответствующих коммутаторов, выходы которых соединены с входами третьей схемы сравнения, выход первой схемы сравнения соединен с первыми входами первого, второго и третьего элементов И, выход второй схемы сравнения соединен с входом первого элемента HF. и с вторыми входами второго и третьего элементов И, выход третьей схемы сравнения соединен с вторым входом первого и с третьими входами второго и третьего элементов

И, при этом входы первого элемента И, первый и второй входы второго элемента И и второй вход третьего элемента И

1619757 являются инверсньпчи, выход ггервого элемента И соединен с первыми входами первого и второго элементов ИЛИ, выход первого элемента 1П соединен с

5 вторым входом второго элемента ИНИ! и с входом второго элемента НЕ, выходы второго и третьего элементов И соединены с соответствующими входами первого элемента ИЛИ, выход которого соеди-10 нен с первым управляюшим входом третьего коммутатора, второй управляюпгий вход которого соединен с выходом третьей схемы сравнеггия, выход второго элемента ИЛИ соединен с первым управ- 15 ляющим входом четвертого коммутатора, второй управляюций вход которого соединен с выходом второго элемента Н!Е, первые, вторые, третьи и четвертые информационные входы третьего и четBEpToI коммутаторов попарно соединены с входами и выходами первого и второго узлов инверсии, выход третьего коммутатора соединен с информационным входом регистра и первым входом эле- 25 мента запрета, второй вход которого соединен с выходом элемента задержки, а выход — с первым выходом блока промежуточных вычислений, третий выход которого соединен с выходом регистра, q0 вход сдвига которого соединен с входом элемента задержки и с входом бло.ка, выход четвертого коммутатора соединен с первым входом сумматора, второй вход которого соединен с входом константы устройства, а выход — с вто- рым выходом блока.

Таблица1

1 (F, ° F и + III 5I р 1 g 1 +

Я а а (F

V1 1 1 0 0 0 0 1

-VI (-Ui ((Ul (Ч, U, 2 -U «Я -Ч; (VI -- Н

V, U, 1 1 1 0 1 0 0

V(U, 0 1 1 0 f 0 0

g -11, (V (- У; a U;

V - «(-11; (U; (-V;

-V," 0 1 0 1 0 1 1

5 VI(U" (-U", (-V, -UI -V, 0 0 0 1 0 1 1

-V< -U1 0 0 1 f 1 1 0

0! !

7 UI (-V, 6V! «(-UI

-VI -U; 1 0 1 1 1 1 0

Q - ; g 1 ; (U, (V, U, V

Ситуация взаимного расположения. переменных

U;, V,, -U,, -V, 2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит генератор импульсов, элемент И, счетчик, три деппгфратора, четыре элемента ИЛИ, элемент задержки и триггер, причем вьгход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом триггера, а вьгход — со счетным входом счетчика, выход которого соединен с входом первого дешифратора, первый выход которого соединен с пгестым выходом блока, а остальные — с вторым выходом блока и с входами первого элемента ИЛИ, выход которого соединен с первым выходом блока, вход которого подключен к входам второго и третьего дешифраторов, первый и последний выходы которых соединены с входами триггера, остальные выходы второго депагфратора соединены с четвертым выходом блока и с входами второго элемента HJIH остальные выходы третьего деиифратора сое1 динены с пятым выходом блока и с входами третьего элемента ИЛИ, выходы второго и третьего элементas ИЛИ подключены к входам четвертого элемента ИЛИ, выход которого соединен с третьим выходом блока, и к входу элемента задержки, выход которого соединен с шестым выходом блока, последний выход третьего дешифратора соединен с обнуляющим входом счетчика.

1 0 0 0 0 0 1

1619257

Таблица 2 (i

Ситуации ц,„ u FV „=F V, 1

3

5

7

8 х;

У, У; х х

У1

Уе

3 х; у х; х )

У

У х х тт °

1619257

Составитель В.Березкин

Техред Л.Сердюкова Корректор А.Оса иенко

Редактор А.Мотыль

Заказ 47 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат ."Патент", г.ужгород, ул. Гагарина, t01