Устройство обработки информации

 

Изобретение относится к вычислительной технике и может быть использовано как самостоятельное устройство цифровой обработки информации или в составе мультимикропроцессорных систем . Цель изобретения - расширение области применения и функциональных возможностей за счет организации в мультипроцессорные системы на основе конвейерных, дистрибутивных, ассоТ6 17 циативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упорядочивания , группировки, прореживания . Устройство обработки информации содержит процессор 7. мультиплексор 2, шинный формирователь 3, блок памяти 8, элемент И 13, элементы ИЛИ 11 и 12, дешифраторы 9 и 10, триггеры 1,6 и 14, регистр 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 5. Сущность изобретения заключается в возможности организации систем упомянутых структур посредством комбинации связей между входами и выходами наборов устройств. При работе устройства используемся свободные биты информации команда; B10Z микропроцессора типа ГМ 32010 с целью синхронизации процесса обмена данными между различными процессорами при включении их в мультипроцессорную систему. 9 ил. в к

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (11) (51.)5 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

)РАЙ

1=- .

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

Н А ВТОРСИОМ,Ф СВИДЕТЕЛЬСТВУ

1 (21) 4670887/24 (22) 30.03.89 (46) 28.02.91.Бюл. № 8 (72) К. Г.Семенов, Н.М,Сидоров и В.И.Потапенко (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹- 1443000, кл. G 06 F 15/16, 1986.

Авторское свидетельство СССР

¹ 1386987, кл. G 06 F 15/ 16, 1986.. (54) УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано как самостоятельное устройство цифровой обработки информации или в составе мультимикропроцессорных систем. Цель изобретения — расширение области применения и функциональных

- возможностей за счет организации в мультипроцессорные системы на основе .конвЕйерных, дистрибутивных, ассо-.

2 циативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упорядочивания, группировки, прореживания. Устройство обработки информации содержит процессор 7, мультиплексор

2, шинный формирователь 3, блок памяти 8., элемент И 13, элементы

HJlH 11 и 12, дешифраторы 9 и 10, триггеры 1,6 и 14, регистр 15, элемент

ИСКЛЮЧАИЩЕЕ ИЛИ-НЕ 5. Сущность изобретения заключается в возможности организации систем упомянутых структур посредством комбинации связей между входами и выходами наборов устройств.

При работе устройства используются свободные биты информации команды

H10Z микропроцессора типа. ТЙ 32010 с целью синхронизации процесса обмена данными между различными процессорами при включении их в мультипроцессорную систему. 9 ил.

1631549

Изобретение относится к вычисли" тельной технике и может быть использовано как самостоятельное устройство цифровой обработки сигналов, так и для создания мультимикропроцессорных систем (МПС).

Цель изобретения — расширение области применения и функциональных возможностей за счет органиэации в мультимикропроцессорные системы на основе конвейерных, дистрибутивных, ассоциативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упо-15 рядочивания, группировки, прорежива-. ния.

На фиг. 1 приведена структурная схема предлагаемого устройства; на Ьиг.2 - формат команды условного перехода B10Z, на фиг.3 приведен фрагмент программы с различными вариантами кодирования поля свободных битов Z команды B10Z; на фиг.4 — 6 приведены временные диаграммы работы 25 устройства; на фиг.? — пример построения MIIC с дистрибутивной и ассоциативной организацией на основе предлагаемого устройства; на Ьиг.8— пример построения МПС конвейерной структуры на основе предлагаемого

: устройства; на фиг.9 — пример постро: ения NIIC универсальной структуры на основе предлагаемого устройства.

Устройство содержит первый триггер 1, мультиплексор 2, шинный форми-, рователь 3, прямой выход 4 первого триггера, элемент ИСКЛ1ОЧА1ОЩЕЕ ИЛИНЕ 5, третий триггер 6. процессор 7, блок 8 памяти, дешифраторы 9 и 10, группы элементов ИЛИ 11 и 12, элемент

И 13, второй триггер 14, и регистр 15.

Цифрами на фиг.1 обозначены вход записи 16 устройства, вход выборки 17 устройства, прямой выход 18 второго триггера, информационные входы-выходы 19 устройства, вход 20 установки в ноль устройства (RS-сброс)„ адресные входы 21 мультиплексора, первый

22 синхронизирующий вход устройства, первый выход 23 квитировання устройства, второй 24 и третий- 25 синхронизирующие входы устройства, второй выход 26 квитирования устройства,,информационные выходы 27 устройства, 55 первые 28, вторые 29 и третьи 30 синхронизирующие выходы устройства, выход 31 инициализации памяти процессора (NEN) информационные входы-выг

1 ходы 32 процессора, выход 33 мультиплексора, второй вход 34 элемента

ИСКЛОЧАЮЩЕЕ ИЛИ-НЕ, выход 35 элемента ИСКЛИЧАР)ЩЕЕ ИЛИ-НЕ, управляющий вход 36 процессора, адресные выходы

3? процессора, выход 38 разрешения считывания данных процессора (DEN), выход 39 разрешения записи данных процессора (VZ). На Ьиг.2 позицией А обозначено первое слово команды B10Z; B — второе слово команды B10Z. На фиг.4 — 6 номера позиций соответствуют номерам, обозначающим входы и выходы элементов на фиг ° 1. На фиг.7 — 9 позицией 40 обозначено устройство по фиг.1. На Ьиг.7 приведена мультипроцессорная система, включающая дистрибутивную (40>, 40,40, 40В) и ассоциативную (40;„,401, fgg

408) структуры

На фиг.& приведена конвейерная структура MliiC, где 40 . — ведущий процессор, а 40 - ведомый. На фиг.9, приведена МПС универсальной стрчктуры, причем позициями 40,40,...,40-г обозначены ведущие процессоры, а

40? 40О,...,40 v

Работу устройства рассмотрим в составе MIIC, построенной на его основе и, например, включающей конвейерную (фиг.8) дистрибутивную и ассоциативную (Ьиг,7) структуры. Описание работы МПС этих структур поясняет работу

MI1C универсальной структуры (фиг.9).

В качестве процессора используется микросхема, например, типа ТМ$ 32010.

Выводы микросхемы подключают в соответствии с Ьиг.1. Разряды DO-D15 шины 32 соединяют с блоком 8 памяти, информационным вхоцом регистра 15 и

DO. D3 мультиплексора 2, разряд D7 соединяют с вторым входом элемента

ИСКЛМЧйОЩЕЕ ИЛИ -НЕ 5 $1 2.,27-29.34401 — шины 37 адреса микропроцессора.

Разряды АО-А11 соединяют с адресными входами блока 8 памяти, разряды АОА2 соединяют с входами дешифраторов

19 и 10.

ИнЬормационные D-входы триггеров

1 и 14 соединяют с общей цепью R- u

S-входы триггера 6 соединяют с цепью

"1" (потенциал + 5B через резистор

1 КОм).

При работе устройства используется команда B10Z в целях синхронизации процесса обмена данными между раз-, 31549 6 зависимости от уровня сигнала на этом входе он либо приступает к следующей команде (уровень "1"), либо

5 16 личными процессорами при включении их в ИПС.

Команда условного перехода B10Z микропроцессора TMS 32010 является двухсловной (фиг,2). Первое слово (А) представляет собой код операции (КРП) команды B10Z,. а второе слово (В) — операнд, являющийся адресом перехода.

Для организации процесса синхронизации микропроцессора ТЙ$ 32010 от внешнего устройства используется то обстоятельство, что значение младmего байта слова А (разряды 0-7) являются безразличным для используемого микропроцессора при выполнении команды B10Z, Это позволяет использовать содержимое младшего байта слова А в качестве идентификатора внешнего устройства (разряды DO D3) и уровня синхросигнала (разряд Д7).

При считывании процессором 7 из блока 8 памяти посредством сигнала с выхода 31 инициализации памяти ЙКМ команды В102, код этой команды устанавливается на информационном входевыходе 32. Временные соотношения сигнала с выхода 32 инициализации . памяти ЫЕИ и данных приведены на фиг.4, поз.31 и 32. Одновременно с этим под управлением разрядов DO—

ЭЗ производится мультиплексирование синхросигнала от внешнего устройстФ ва с одного из входов мультиплексора 2 на его выход. В рассматриваемом примере уровень синхросигнала от внешнего устройства имеет уровень

I I tt

1 . поэтому на выходе мультиплексо ра 2 формируется сигнал "0" (фиг.4, поз.33). Этот сигнал с выхода мультиплексора 2.поступает на первый вход вход элемента 5.В случае кодирования бита-идентификатора уровня синхронизации нулем (фиг.2) на линии 34 (D7) устайавливается уровень "0". Следовательно на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 5 устанавливаетмя так1t I I же 0, который записывается сигналом с выхода 31 инициализации памяти

ИЕИ в триггер 6, устанавливая а управляющем входе В10 процессора 7 уровень "0". Временные диаграммы

"этого процесса показаны на фиг.4. позициями 33 — 36.

Во время обращения к второму командному слову команды B10Z (слово

В на фиг.2) процессор 7 проверяет состояние управляющего входа В10. В осуцествляет переход к заданному во втором слове В адресу блока памяти (уровень "0"). Все -команды условного перехода (фиг.З) реализуют режимы ожидания процессором готовности внешних устройств к вводу-выводу информации. Командой условного перехода

I проверяется синхросигнал, поступаюций от первого внешнего устройства на нулевой вход из информационных входов 21 мультиплексора 2. Если этот сигнал имеет уровень "1", то на управляющем входе В10 при выполнении процессором команды I сформируется уровень "O". Поэтому в этом случае осуществляется переход по адресу, равному адресу самой команды Х. Этот режим является режимом ожидания процессором 7 готовности первого виешнего устройства к передаче информации. В случае готовности это внешнее устройство меняет уровень синхросигнала на противоположный "0". При этом на контакте В10 устанавливается уровень "1" и про— цессор 7 выполняет вслед за командой условного перехода I команду -. ввода информации в 3-ю ячейку внутрикристальной памяти данных по нулевому порту (1N 3, PA О).

Командой условного перехода II; проверяется синхросигнал, поступающий от второго внешнего устройства на первый информационный вход (группы 21) мультиплексора 2. Режим ожидания процессором 7 готовности этого устройства к приему информации реализуется, если синхросигнал имеет уровень "0". В противном случае, вслед за командой II выполняется команда

ХХХ (фиг.3). Команда III проверяет синхросигнал, поступающий от третье«ro внешнего устройства. В случае наличия синхросигнала, имеющего уровень

"1" от третьего внешнего устройства, поступающего на 2-й информационный вход (группы 21) мультиплексора 2, процессор 7 осуществляет режим ожидания. Когда третье внешнее устройст во ввиду готовности к приему данных меняет синхросигнал на уровень "0", то процессор 7 вслед за командой ус,повного перехода III выполняет команду вывода информации из 4-й ячей1631549 8 нал уровня "0". Если на этом входе установлен уровень "1". то процессор

40 выходит из режима ожидания и пос1

5 ле команды B10Z выполняет командувывода информации из внутрикристальной памяти данных в регистр 15 по одному из 8 портов по внутримодульной шине 32 данных. Временная диаграмма т- О работы процессора 7 при выполнении команды вывода данных приведена на я- . фиг.б. При выполнении команды выво.да данных инициализация сигнала на входе инициализации памяти HEN не. производится (фиг,б, поз.31).На адресном входе 3? устанавливается адрес,порта вывода (фиг.б, поз.37). который поступает:на вход данных дешифратора 9. Одновременно с этим адресом процессор вырабатывает сигнал на выходе разрешения записи данйых WE

i (фиг.б,поз.39),который стробирует дешифратор 9 и элементы ИЛИ 11,имеющие три состояния выходной шины "0", "1".

25 и высокоимпедансное. Одновременно с этим на информационных входах-выходах процессора 7 устанавливаются дан" ные (фиг.б, поз.32) для записи в регистр 15. Запись в регистр 15 произ3р водится управляющим сигналом, поступающим с выхода одного из элементов

ИЛИ 11 на управляющий вход регистра н- 15 (фиг.8, цепь 29, l6). Этим же сигналом производится установка триггера по S-входу (цепь 22) процессора 40, Сигналом — ответной квитанцией ведомому процессору 40 является

2 сигнал с прямого выхода 4 триггера 1, поступающий на первый управляющий

40 вход мультиплексора 2 процессора 40

gЕсли процессор 40 готов к вводу ,данных от процессора 40<, то при наличйи на прямом выходе 4 триггера 1 сигнала уровня "0" (до поступления ответной квитанции) процессор 7 прок- цессора 40 находится в режиме ожидания. При поступлении ответной кви= г .- e д t танции на этом выходе триггера уста.-. ки внутрикристальной памяти данных по 7-му порту (OU,Т 4, PA ф.

Таким образом, проанализировав состояние второго и третьего внешних устройств, процессор 7 осуществляет для них вывод информации. Используя в качестве идентификатора устройство четыре бита из поля свободных битов, можно тестировать состояние mec надцати устройств. При необходимости их число можно увеличить до шестидес ти четырех, а не производя анализ уровня синхросигнала (утратив иденти фикатор уровня синхросигнала) — до ста двадцати восьми.

Устройство в составе МПС конвейер ной структуры работает следующим образом.

Работа всей NIIC начинается с пос тупления сигнала на входе 20 установ ки в ноль (например, от кнопки) на входы установки триггеров 1 и 14 и процессора 7 всех процессоров из сос тава NfIC (фиг.8). При установке сигнала "Сброс" в состояние "1" все про цессоры из состава конвейерной МПС начинают функционировать в соответствии с программным обеспечением, находящимся в,их блоках 8 памяти.

Передача информации иэ процессора 40 в процессор 40 осуществля ется с использованием режима асинхро ного обмена с квитированием ведущего 40 и ведомого 40 процессоров.

Этот режим не требует синхронизации рабочих программ, взаимодействующих

:между собой процессоров. Перед выполнением операции вывода данных про цессор 40 анализирует сигнал — кви танцию готовности процессора 40 поступающии с инверсного выхода триг гера 1 с первого выхода 23 квитирования на один из информационных входов 21 мультиплексора 2 процессора

401 (Фиг.8).

С информационного входа мультипле сора 2 до управляющего входа В10 про цессора 7(40 ) квитанция проходит по управлением описанного алгоритма с использованием дополнительного кодирования поля свободных битов команды

810Z. До получения квитанции микропроцессор 7 (40 ) находится в режиме ожидания {переход по: команде B10Z по адресу этой же команды). Режим ожидания процессора 40 наступает в случае, если на первом входе 23 квитирования от 40 установлен сигнавливается уровень "1" и процессор

7 процессора 40 выходит из режима ожидания и после команды 810Z выполняет операцию ввода во внутрикристальную память данных из регистра 15 процессора 40 по любому иэ 8 портов ввода. Данные от процессора 401 в

Ь процессор 40 поступают по межпроцессорной шине 27-19 (фиг.8). Временная диаграмма работы процессора при вы1631549

to полнении команды ввода приведена на фиг.5. При выполнении команды ввода данных инициализация сигнала на входе инициализации памяти MEN npo5 цессора 7 не производится (фиг.5, поз.31). На адресном входе 37 устанавливается адрес портя ввода (фиг.5, поз.37), который поступает на информационный вход дешифратора 10. Одновременно с этим адресом процессор

7 вырабатывает сигнал на входе разрешения считывания данных DEN (фиг.5, поз.38), который стробирует дешифратор 10 и группу элементов ИЛИ 12, имеющие 3 состояния выходной шины.

Одновременно с этим согласно временной диаграмме фиг.5, поз.32, необходимо обеспечить. установку данных на информационных входах-выходах 32 процессора 7 процессора 40>. На одном из выходов дешифратора 10 в соответствии с адресом порта на его входе формируется управляющий сигнал, который, пройдя через элемент ИЛИ 12, 25 появляется на третьем синхронизирующем выходе 30 процессора 40 .

Далее этот сигнал поступает на вход 17 выборки регистра 15 процессора 40

В результате этого данные из ре. гистра 15 устанавливают на межпроцес . сорной (системной) шине данных 2719. Управляющий сигнал с одного из выходов дешифратора 10 также поступа35 ет на вход элемента И 13, с его выхода -. на входы выборки и режима (BS и CS) шинного формирователя 3 и на вход сброса (R) триггера 1.

В результате этого информация с системной шины 27-19 (фиг.8) через шинный формирователь 3 устанавливается на информационных входах-выходах 32 процессора 402 и записы,вается во внутрикристальную память данных процессора 7 процессора 40 в соответствии с временной диаграммой на фиг.5, поз.32.

Кроме обеспечения записи информации во внутрикристальную память дан- 50. ных процессора 7 управляющий с ггнал с выхода элемента И 13,. поступая на

R-вход сброса триггера 1, сбрасывая. сигналы квитанции (первый вход 23 квитирования и 402) и ответной квитанции (прямой выход 4 триггера 1), подготавливая триггер 1 для нового цикла обмена данными между процессбрами 401 и 40 .

Таким образом цикл асинхронного обмена информацией межпу процессорами 40 и 40 с применением режима взаимного квитирования завершается.

Устройство в составе MIIC дистрибутивной и ассоциативной структур работает следующим образом.

Работа всей ИПС начинается с поступления сигнала сброса (например, от кнопки) на входе 20 установки в ноль на входы установки триггеров 1 и 14 и процессора 7 (фиг.1) всех процессоров из состава МПС на фиг.7.

Когда сигнал установки в ноль находится в состоянии "1". все процессо-: ры начинают функционировать в соответствии с программным обеспечением, находящимся в их блоке 8 памяти.

Передача информации в дистрибутивной структуре МПС процессора 40 г процессору 40, 40,...,40 производится с использовайием режима синхронного обмена с квитированием ведущего (40z) и ведомых (401,40,...,40 ) процессоров.

Перед выполнением операции вывода данных процессор 40 анализирует сигналы квитанции готовности тех ве. домых процессоров, для которых осуществляется вывод информации в дан-. ный момент времени. Эти квитанции поступают на входы мультиплексора 2 процессора 40< с инверсных выходов

4 триггеров 1 ведомых процессоров (фиг.7), синхронизирующий вход 21 у 40 g и первые выходы квитирования 23 у 40», 40,...,40я). Если ведомые процессоры готовы к приему данных от процессора 40, то сигналы готовности имеют уровень "1". Если же какиелибо ведомые процессоры не готовы к приему данных от процессора 401, то сигналы готовности от этих процессоров приходят на вход мультиплексора 2 процессора 40 уровнем "0".

Перед выводом. информации процессор

7 процессора 4Q., используя описанный механизм с применением команды

B10Z анализирует сигнал готовности— квитанцию от этого ведомого процессора, с которым должен осуществляться обмен (401,40,...,40)).

Если квитанция приходит уровнем E логического ноля, процессор 7 процессора 40 осуществляет режим ожида1 ния. По мере готовности к приему данных ведомый процессор посылает квитанцию уровнем "1". При поступлении этой

li 16315 квитанции процессор 7 процессора 40 выходит из режима ожидания и после команды В10Е выполняет операцию вывода из внутрикристальной памяти в ре5 гистр 15 данных для ведомого процессора. Временная диаграмма выполнения операции вывода данных процессором

7 приведена на фиг.6.

Вывод данных процессором 7 в ре-:. 10 гистр 15 производится аналогично случаю конвейериой организации с той лишь разницей, что запись в ре" гистр 15 осуществляется при инициализации каждого из 8 портов. С этой целью синхросигналы для каждого из

8 портов вывода данных с выхода дешифратора 9 поступает на первые входы элементов ИЛИ группы 11, стробируе" мых сигналом ЯЕ разрешения записи про20 цессора 7, а выходы элементов ИЛИ 11 объединяются по схеме ИОНТАННОЕ ИЛИ и поступают на управляющий С-вход регистра 15 (фиг.7, линии 16,29).

Сигналами ответных квитанций от ве- 25 дущего (процессор 40 ) к ведомым (40,40,...,40 ) являются сигналы с выхода дешифратора 9 (фиг.7, группа линий 28), поступаяяцие на вход .. установки, триггера 1(фиг.7,линия 22),30

Таким образом, одновременйо с за,писью в регистр 15 процессора 401 данных по команде вывода по любому из

8 портов происходит установка триггера 1 того процессора, котоРомУ пред" 35 назначена информация в регистре 15 процессора 40 . С выхода триггера 1 сигнал ответной квитанции ведущего процессора поступает на первый управляющий вход мультиплексора 2 ве-40 домого процессора. Анализ ответной квитанции ведомым процессором осуществляется при помощи рассмотренного механизма с использованием команды В10Е. Если триггер 1 Установлен, то сигнал с его выхода приходит на первый, управляющий вход мультиплексора 2 уровнем "1". Это. означает, что информация для данного процессора поступила в регистр 15 ведущего процессора 40 . Если же информация в регистр 15 процессора 401 еще не занесена, то сигнала ответной квитанции к ведомому процессору нет и на прямом выходе триггера 1 устанавливается уро.вень "0". При этом ведомый процессор 55 осуществляет режим ожидания. При поступлении сигнала ответной квитан" ции от ведущего процессора 40> ведоi2 мый процессор выходит из режима ожиI дания и выполняет операцию ввода . данных их регистра 15 процессора 40- .

Ъ

Ввод данных процессором 7 ведомого процессора из регистра 15 ведущего процессора 40 производится аналогично вводу данных процессором

40< из процессора 40 (фиг.8) в случае конвейерной организации. Однако,. чтобы обеспечить возможность вывода информации из процессора 40 каждому из ведомых процессоров в дистрибутивной структуре KIC, выходы регистра 15 ведущего процессора

40< (фиг.7, группа линий 27) посредством системной шины Х соединены с вторыми входами-выходами 19 шинных формирователей 3 всех ведомых процессоров, а линии синхросигналов порта ввода данных всех ведомых процессоров объединены по схеме N0HTNKHOE

ИЛИ с входом выборки регистра 15 ведущего процессора (фиг.7,линии 30, 40gy 40р).

С Ъалью обеспечения правомерности этого абъединения".синхросигналы всех портов ввода с выхода дешифратора 10 поступают на входы элементов ИЛИ группы 12, стробируемых сигналом

MN разрешения считывания процессора 7„ имеющих три состояния на выходе ("О", "1" и высокоимпедансное).

Кроме обеспечения записи информации во внутрикристальную память данных процессора 7 одного из ведомых процессоров, управляющий сигнал с выхода элемента И 13 этого процессора, поступая íà R-вход сброса триггера 1, устанавливает "0" на первом входе квитирования (фиг .7, линии 23 и 24) и на прямом выходе триггера 1, подготавливая триггер 1, участвовавший в обмене ведомого, к новому циклу обмена данными с ведущим процес" сором 40 ..

Синхросигнал порта ввода у каждого из ведомых процессоров может быть выбран произвольно (допустнмо задействовать любой их выходов группы элементов ИЛИ 12,фиг.7,линия 30).

В дистрибутивной структуре асинхронный обмен с взаимным квитирова-. нием приводит к бесконфликтной ситуации обмена, так как ведущий процессор 40 не осуществляет ввода нового данного в регистр 15 до тех пор, пока ведомый процессор не выполнит освобоЖдение этого регистра.

l4

l3

1631549

f0 !

-25

При подключении в дистрибутивной структуре к одному из портов вывода данных (любая из линий группы линий

28) ведущего процессора 40; одновременно несколько ведомых процессоров

40, 40,...,40,(линия 22 на фиг.7) на системной шине данных Х производится группировка (передача данных, от ведущих процессоров к одной из групп ведомых процессоров) и сортировка данных (распределение данных . между ведомыми процессорами по какому-либо признаку) ввиду одновременного ввода одинаковых. данных о шине Х этими ведомыми процессорами.

Р> случае отсутствия необходимости принятия отдельных данных ведомыми процессорами (и: соответствии со своим программным обеспечением) данные прореживаются (т.е. каждый процессбр принимает данные через интервал) .

Упорядочивание данных по шине Х (распределение данных ведущими процес сорами между ведомыми) производится под управлением ведущего процессора

40- за счет определяемого им (в соответствии с программным обеспечением) порядка следования сигналов ответных квитанций соответствующим ведомым процессорам.

Передача информации в ассоциативной структуре ИПС от процессоров 40, 40,...,408 к процессору 40 ш производится с использованием режима асинхронного обмена с квитированием ведущего 40 111 и ведомых 40, 40,..., 408 процессоров.

Перед выполнением операции вывода данных те из ведомых процессоров, которые осуществляют обмен с ведущим процессором 40 Ив данный момент вре:мени,: анализируют сигналы квитанций готовности ведущего к вводу информации.

Для каждого из ведомых квитанции поступают с прямого выхода 18 триггера 14 на второй управляющий вход мультиплексора 2. Если ведущий процессор 40 готов к приему данных от со-. ответствующего ведомого процессора, то сигнал квитанции с прямого выхода триггера 14 этого ведомого процессора имеет уровень "0".

Если же ведущий процессор 40l;,не готов к приему данных от соответствующего ведомого, то сигнал с прямого выхода триггера 14 приходит на второй управляющий вход мультиплексора

2 этого ведомого процессора уровнем

tt 1 11

Перед выводом информации в ре гис тр

1 5 процессор 7 ведомого процессора, вступающего в обмен с ведущим процессором 40 ц . используя описанный механи зм с применением команды B 1 0Z, анали зируе т сигнал квитанции с первого выхода квитирования устройства от ведущего процессора 40 l1l .

Если квитанция на прямом выходе триггера 1 4 приходит уровнем логического " 0 ", то процессор 7 ведомог о процессора выходит из режима ожидания и после команды Б 1 0 Е выполняет операцию выв ода и з внутрикрис тальн ой памяти в регистр 1 5 данных для в едущего процессора 4 0„, ° Временная диаграмма выполнения операции вывода данных процессором приведена на фиг . 6 . Вывод данных процессором 7 ведомого процес сора в регистр 1 5 производится аналогично случаю конвейерной организ ации . Однако синхро сигнал с любого и з выходов элементов группы

KK 1 1 (фиг . 7, линия 2 9 ), кроме управляюцег о входа С регистра 1 5 (фиг . 7, линия 1 6 ), поступает также на Я -вход установки триггера 1 4 (фиг . 7, линия

2 4 ), поэтому одновременно с записью данных в регистр 1 5 по этому синхросигналу производится установка триггера 1 4 (на прямом выходе т ри гг ер а

1 4 устанавливается сигнал уровня "1 " )

Это состояние триггера 1 4 означает, что в регистр 1 5 занесены данные и повторный ввод их туда нево зможен .

Такой механизм индикации загрузки или освобождения регистра 1 5 применен для всех ведомых процесс ор ов .

Каждый из ведомых посылает сигнал ответной квитанции ведущему процесс ору 4 0 1 с инверсного выхozra 26 триггера 1 4 (фиг . 7, вывод 26 ) . 3 ти сигналы поступают на информационные входы мультиплексора 2 (фиг.7, линия 21 у

40 ill ) ведущего процессора 40 fit . Перед вводом информации с одного из ведомых процессоров ведущий анализирует при помощи механизма с применением команды B10Z соответствующий сигнал ., ответной квитанции. Если этот сигнал имеет уровень "1", то информации в; соответствующем регистре 15 ведомого, процессора нет и ведущий процессор

40 1, переходит к режиму ожидания. При записи информации в регистр 15, сиг-.!

1631549

l6 гистры 15 ведомых процессоров, исклю-. чая Возможность возникновения конфликтных ситуаций на общей системной шине У, 5

В ассоциативной структуре под управлением ведущего процессора 40, (М на системной шине Y производится сортировка, упорядочивание, группировка и прореживание данных, поступающих от ведомых 40, 40,...,40В процессоров, ввиду различных вариантов опроса их регистров 15, нал ответной квитанции с прямого выхода триггера 1 меняет уровень на 0 1 следовательно ведущий процессор 40„, выходит из режима ожидания и осуществляет ввод информации из регистра 15 соответствующего ведомого процессора.

Временная диаграмма выполнения операции ввода данных процессором

7 приведена на фиг.5. Ввод данных пр цессором 7 ведущего процессора 40ш из регистра 15 одного из ведомых про цессоров производится аналогично вводу данных процессором 40 из про цессора 40 в случае конвейерной организации. Однако, чтобы обеспечить возможность ввода информации из какого-либо ведомого процессора

40(, 40,...,408, в ассоциативной схеме выходы регистров 15 всех ведомых процессоров (фиг.7. выходы 27) посредством второй системной шины У соединены с первьми входами-выходами шинного формирователя 3 ведущего про-.25 цессора (фиг.7,вход 19). Ввод данных ведущим процессором из ведомых процессоров осуществляется при помощи восьми управляющих синхросигналов, поочередно появляющихся на выходах элементов группы ИЛИ 12 (фиг.7, выход 30) у 40ш (см,режим ввода данных процессором 40< конвейерной организации). Эти сигналы, поступая на входы Е выборки регистров 15 соот35 ветствующих ведомых процессоров (фиг,7, линия 17) производят вывод того или иного регистра 15 из высокоимпедансного состояния, помещая на системную шину Y соответствующую ин 40 формацию. Одновременно с этим, управляющие сигналы, поступая на К-входы сброса триггеров 14 ведомых процессоров, сбрасывают сигналы квитанция (прямой выход 18 триггера 14) и от- 45 ветной квитанции (фиг.7, второй выход квитирования на линии 2б у 40,(, ...,408) подготавливая триггеры 14 участвовавших в обмене ведомых процессоров к новому циклу обмена данными с ведущим процессором 40((,.

В ассоциативной структуре арбитраж системной шины данных У осуществляет ведущий процессор 40(н . Под его управлением инициализируется поледовательный обмен со всеми ведомы- 55 ми процессорами, Ведущий процессор

40р опрашивает. в соответствии со своим программным обеспечением реформула изобретения

Устройство обработки информации, содержащее процессор, мультиплексор, информационные входы которого являются синхронизирующими входами устройства, регистр, информационные вхо-. ды которого соединены с информационными входами-выходами процессора, вход синхронизации регистра являет" ся входом записи устройства, вход вы(борки регистра является входом выбора устройства, а выходы — информационными выходами устройства, о т— л и ч а ю щ е е с я тем, что, с целью расширения области применения и функциональных возможностей за счет организации в мультипроцессорные системы на основе конвейерных, дистрибутивных, ассоциативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упорядочивания, группировки, прореживания, в него введен первый, второй и третий триггеры, блок памяти, шинный формирователь. два дешифратора, элемент ИСКЛЮЧЖОЩЕЕ

ИЛИ-НЕ, первая и вторая группы элементов ИЛИ и элемент И, выход которо-„ го соединен с входом установки в "0" первого триггера, входом выбора режима шинного формирователя, выход мультиплексора соединен с первым входом элемента ИСКЛ(О ИОЩЕЕ ИЛИ-НЕ, второй вход которого соединен с соответствующим разрядом информационного входавыхода процессора, адресные выходы которого соединены с адресными входами блока памяти, информационными входами первого и второго дешифрато ров, выходы которых соединены с первыми входами элементов ИЛИ первой и второй группы соответственно, выходы первого дешифратора являются певвыми синхронизирующими выходами

1631549 1Я данных третьего триггера соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, синхронизирующий вход — с выходом инициализации памяти процессора н входом выборки блока памяти, входывыходы данных которого соединены с информационными входами-.выходами процессора, управляющий вход которо1.0 го соединен с выходом третьего триггера, выход разрешения считывания процессора соединен с управляющим входом второго дешифратора и вторыми входами элементов ИЛИ второй группы, а вы-.

15 ход разрешения записи соединен с управляющим входом первого дешифратора и вторыми входами элементов ИЛИ первой группы, вход сброса второго триггера является управляющим входом устройства, а инверсный выход — вторым выходом квитирования устройства, адресные входы мультиплексора соединены р- с соответствующими разрядами инфор- . мационных .входов-выходов процессора.

17 устройства, выходы элементов ЙЛИ пер вой и второй группы являются вторыми и третьими синхронизирующими выхода;.ми устройства соответственно, выходы второго дешифратора соединены с входами элемента И, информационные входы-выходы устройства соединены пе вью информационными входами-выходами шинного формирователя, вторые информационные входы-выходы которого соединены с информационными входамивыходами процессора, вход установки в

"0" которого является входом установки в "0" устройства и соединен с входами синхронизации первого и второго триггеров, входы установки которых являются первым и вторым входа мн установки режима устройства, прямые выходы первого и второго триггеров соединены с первым и вторым управляющими входами мультиплексора. соответственно, а инверсный выход пе вого триггера является первым выходом квитирования устройства, вход

Иденти<Ъикатэр урэвня синхрэсигнала

Цдентийикатэр устрэйства

В О 0 0 0 АДРЕС ПА1ЛЯТИ ПРОГРАММ

I, Кэманда услэвнэгэ нерехэда

Е5 I4 I3 I2 II IO Э 8 7 6 5 4 3 2 I,3

0 I I 308ЕЕОO03. Кэманда услэвнэгэ перехэда

5 I4 I3 I2 II IO 9 8 7 6 5 4 3 2 I O

II I I 0 I I OIZZZOOOI

А. 2

I WAIT 3

aIOZ WtAIT 3

-3. Кэианда услэвнэгэ перехэда

I5 I4 I3 I2 II IO 9 8 7 6 5 4 3 2 I O

I I O I I O O Z Z Z O O I a

01tT 4, РА 7

Фиг.3

1 631549! 631549

° ° °

° Ф °

° ° °

Фиг.8 оиг. 9

Составитель В.10кин

Редактор Л.Пчолинская .Техред Л.Сердюкова Корректор Н.Ревская

Ю

Заказ 547 Тираж 403 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

f 13035, Москва, Ж-35, Раушская наб, д. 4/5

Производственно-издательский комбинат "Патент"„ г. Ужгород, ул. Гагарина, 1О1