Постоянное запоминающее устройство

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (111

Щ) 5 С 11 С 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4632233/24 (22) 04.01.89 (46) 15.03.91. Бюл. Ф 10 (72), А. В. Глухов (53) 68 1.327.6 (088.8) (56) Валиев К.А., Орликовский А.А.

Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах. И.: Сов. радио, 1979, с. 248, рис ° 8.2.

Авторское свидетельство СССР

11- 987679, кл . С 11 С 17/00, 198 1. (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам. Целью изобретеИзобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано для постоянных запоминающих ус тройс тв .

Целью изобретения является повышение надежносTH устройства.

На фиг.1 представлена схема устройства, на фиг.2 — временные диаграммы его работы.

Устройство содержит адресные усилители 1, дешифратор 2 слов, дешифратор 3 разрядов, накопитель 4, усилитель 5 считывания, элементы И 6, вход 7 выборки, первые и вторые транзисторы 8 групп дешифратора 2 слов, шину 9 нулевого потенциала, адресные транзисторы 10 групп дешифратора 2

2 ния является повышение надежности устройства. Поставленная цель достигается за счет введения двух элементов И 6, усилителя считывания 5, элементов предэаряда первой 12 и второй

13 групп транзисторов. Усилитель считывания содержит первый 19, второй

26, третий 28 и четвертый 29 группы транзисторов 30 и триггер на транзисторах 21-24< с соответствующими связями. Введение укаэанных элементов позволяет исключить ложный разряд выбранных шин накопителя, вызванный параэитными емкостями между выбранными и невыбранными шинами накопителя. 2 з.п. ф-лы, 2 ил. слов, шину 11 питания, элементы предзаряда первой и второй групп на транзисторах 12, 13 соответственно, третий и четвертый тактовые входы 14, 15. Дешифратор 3 разрядов может состоять из транзисторов 16, 17 и входа 18, Усилитель 5 считывания состоит из первого транзистора 19, первого тактового входа 20, триггера на транзисторах 21-24, выхода 25, второго транзистора 26, второго тактового входа 27, третьего и четвертого транзисторов 28, 29, группы транзисторов 30.

Накопитель 4 может состоять из ключевого транзистора 31, тактового входа 32, запоминающих транзисторов

1615219

55

33, Входы 34 являютс я адрес ными входами устройства, Устройство работает следующим образом.

В начальный момент времени, когда на входах 7, 14, 15, 18, 20, 27, 32 устройства действует низкий потенциал, происходит предварительный заряд адресных и разрядных шин накопителя 4 через транзисторы 12 до полного высокого потенциала. После установления высокого потенциала на входе 7 на выходе одного из элементов И 6 в соответствии с состоянием адресного усилителя 1, подключенного к элементам И 6, устанавливается также высокий потенциал и открываются соответствующие транзисторы 8 дешифратора 2, что приводит к разряду адресных шин накопителя 4, подключенных к стокам транзисторов 8. Остальные адресные шины, кроме одной, разряжаются через транзисторы 10 и транзисторы 8.

Высокий потенциал остается только на одной адресной шине, к которой подключены все закрытые транзисторы

8 и 10 при данном коде адреса. Транзисторы 13 предназначены для поддер,жания высокого потенциала на выбранных шинах накопителя 4. В это же время происходит установление высокого потенциала на входе 18, что приводит к разряду соответствующих коду адреса шин накопителя 4 через транзисторы 16, 17 дешифратора 3. Высокий потенциал остается только на выбранной шине накопителя 4.

В следующий момент времени высокий потенциал устанавливается на входах устройства 14, 27, 32. При этом закрываются транзисторы 12, транзистор 26 установки усилителя 5 считывания и открывается транзистор

3 1, подключающий истоки транзисторов

33 накопителя 4 к шине нулевого потенциала ° В результате окончательно разрядятся до нулевого потенциала невыбранные шины накопителя 4, начнется при наличии контакта со стоком выбранного транзистора 33 накопителя разряд выбранной шины накопителя

4. При отсутствии контакта на выбранной шине остается высокий потенци ал °

Высокий потенциал, устанавливающийся на входе 15 после окончания разряда невыбранных шин накопителя

15 !

О

4, закрывает транзисторы 13, которые исключают ложный разряд выбранных шин накопителя 4, вызванный паразитной емкостью межсоединений дешифраторов 2 и 3, и процесс разряда выбранной шины накопителя 4 ускоряется. При этом повышается надежность устройства, Через интервал времени, достаточный для разряда выбранной шины накопителя 4,устанавливается высокий потенциал на входе 20, истоки транзисторов 30 усилителя 5 считывания подключаются к шине 9 нулевого потенциала. На затворах этих транзисторов

30, подключенных к невыбранным шинам накопителя 4, находится низкий потенциал, на затворе выбранного транзистора 30 присутствует низкий потенциал, запирающий этот транзистор

30, если имеется контакт со стоком выбранного транзистора 33 накопителя

4, или высокий потенциал, если этот контакт отсутствует и соответствующий транзистор 30 усилителя 5 считывания открыт.

Во втором случае происходит опрокидывание защелки усилителя 5 считывания и на выходе 25 усилителя 5 устанавливается высокий потенциал ° В первом случае опрокидывание триггера не происходит и на выходе усилителя 5 остается низкий потенциал.

Цепочка последовательно соединенных транзисторов 28, 29 служит для поддержания высокого потенциала на входе триггера усилителя 5 считывания, когда устройство возвращается в исходное состояние, устанавливается высокий потенциал на шинах накопителя, отпирающий транзисторы 30 усилителя 5 считывания, в результате чего к входу триггера через эти транзисторы подключается паразитная емкость истоков транзисторов 30 и стока транзистора 19, имеющая низкий потенциал.

Формула изобретения

1. Постоянное запоминающее устройство, содержащее адресные усилители, накопитель, дешифратор разрядов, дешифратор слов, состоящий из групп транзисторов первого типа проводимости, стоки первых и вторых транзисторов групп подключены к соответствующим адресным шинам на16352 копителя, а истоки подключены к шиненулевого потенциала устройства, стоки транзисторов, кроме первого и вто- рого, в каждой группе соединены со стоком второго транзистора этой же группы, а затворы соединены с выходами соответствующих адресных усилителей, входы которых являются адресными входами устройства, разрядные шины накопителя соединены с соответствующими выходами дешифратора разрядов, входы которого соединены с выходами соответствующих адресных

ycBJIHTeJIeA, о т л и ч а ю щ e e с я тем, что, с целью повышения надежности устройства, оно содержит два элемента И и усилитель считывания, информационные входы которого соединены с соответствующими выходами де- 20 шифратора разрядов, выход усилителя считывания является выходом устройства, а первый и второй тактовые входы — первым и вторым тактовыми входами устройства, выходы первого 25 адресного усилителя соединены с первыми входами первого и второго элементов И соответственно, вторые входы которых соединены и являются входом выборки устройства, выходы пер- З0 вого и второго элементов И соединены с затворами первых и вторых транзисторов групп дешифратора слов соответственно, истоки транзисторов, кроме первого и второго, каждой группы соединены со стоком первого транзистора этой же группы дешифратора слов.

2. Устройство по rf.1, о т л и ч а ю щ е е с я тем, что бно содержит две группы элементов предза19 ряда на транзисторах второго типа проводимости, истоки которых подключены к шине питания устройства, стоки подключены к соответствующим адресным и разрядным шинам накопителя, а затворы транзисторов элементов предзаряда первой и второй групп соответственно объединены и являются третьим и четвертым тактовыми входами устройства соответственно.

3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что усилитель считывания содержит группу транзисторов первого типа проводимости, затворы которых являются информационными входами усилителя считывания, первый транзистор первого типа проводимости, исток которого подключен к шине нулевого потенциала устройства, затвор является первым тактовым входом усилителя считывания, а сток соединен с истоками транзисторов группы, второй, третий и четвертый транзисторы второго типа проводимости и триггер, первый выход которого соединен со стоками транзисторов группы и второго и третьего транзисторов, второй выход триггера является выходом усилителя считывания и соединен с затвором третьего транзистора, исток которого соединен со стоком четвертого транзистора, затвор которого соединен с затвором первого транзистора, а исток подключен к шине питания устройства и соединен с истоком второго транзистора, затвор которого является вторым тактовым входом усилителя считывания.

1035216

П 25 20 фиг 1

Составитель С.Королев

Редактор И. Циткина Техред И.Дидик Корректор И,Максимишинец

Заказ 758

Тирам 346

Под пи с ное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, 3-35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент", r. Умгород, ул. Гагарина, 101