Постоянное запоминающее устройство

 

рц G 11 С 17/00

Ю

Я И ПМТ CCCP

ОИИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

S (21) 4722057/24 (22) 24.07.89 (46) 30.04.91. Бюл. 11 16 (72) А.Л.Альбов и А.И.Грибков (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

Р 905858, кл. Г 11 С 17/00, 1981.

Авторское свидетельство СССР

Р 746730, кл. С 11 С 17/00, 1978

I (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к автоматике и вычислительной технике и

12,SU„„1645999 А 1 предназначено для построения постоянных запоминающих устройств с малой потребляемой мощностью. Целью изобретения является уменьщение потребляемой мощности и повыщение быстродействия постоянного загоминающего устройства. Поставленная цель достигается тем, что устройство содержит селектор 8 адреса, блок 9 управления, фогт.ирователь 1О разрядного тока, блоки 11 согласования нагрузки с соответс; вующими связями.

Введение селектора 8 адреса и блока

9 управления позволяет значительно

1645999

10 уменьшить потребляемую постояно и запоминающим устройством мощность

sa счет того, что напряжение питания подается только на тот запоминающий модуль 4, иэ которого считывается информация, и только на то время, которое необходимо для выборки из него данных. Введние формирователя 10 разрядного тока позволяет дополнительно уменьшить длительность импульса напряжения, питания на запоминающем модуле 4 за счет ускореИзобретение относится к автоматике и вычислительной технике и предназначено для построения постоянных запоминающих устройств с малой потребляемой мощностью.

Целью изобретения является уменьшение потребляемой мощности и повыше- у5 иие быстродействия постоянного запоминающего устройства.

На фиг. 1 представлена структурная схема постоянного запоминающего устройства (ПЗУ); на фиг. 2

30 электрическая схема дешифратора, на фиг. 3 — электрическая схема формирователя импульса, на фиг.4 электрическая схема селектора адреса, на фиг. 5 — электрическая схе35 ма блока управления, на фиг. 6— .электрическая схема формирователя разрядного тока.

Устройство содержит два регистра 1 и 2 адреса, накопитель 3, состоящий из запоминающих модулей 4, дешифратор 5, формирователи 6 импульса, регистр 7 признаков, селектор 8 адреса, блок 9 управления, формирователь 10 разрядного хоКа, 45 блоки 11 согласования нагрузки, адресные входы 12, вход 13 управления режимом и вход 14 питания.

Устройство состоит из транзисторных матриц (серии 2ТС622, 1НТ251, 286ЕПЗ), работающих в ключевых режи50 мах, микросхем, выполненных по КИОПтехнологии (серии 564, 588), имеющих крайне малую потребляемую мощность (статический ток потребления всего устройства составляет порядка 20 мА) и запоминающих модулей на микросхемах, выполненных по ТТЛ-технологии (серия 556РТ7 ток потребления одной ния дг.снес< а выключения формирователя 6 импульса после поданного на него сигнала выключения. Введение блока 11 согласования нагрузки позволяет сократить время цикла обращения к постоянному запоминающему устройству за счет того, что не надо .ждать, когда к началу следующего считывания данных иэ накопителя 3 остаточное напряжение на запоминающих модулях 4 уменьшится практически до нуля. 6 v. .

I микросхемы до 180 й), причем разряди сть запоминающего модуля 4 и регистр, 7 признаков равна разрядности

"лова данных прибора, в котором используется ПЗУ.

Напряжение входа 14 питания подается на все блоки ПЗУ, кроме . запоминающих мод лей 4, формирователя 10 разрядного тока и блоков 11 согласования и, гр,"-ки.-Напряжение входа 15 питания подается только на блоки формирова;..лей 6 импульса.

Устройство работает следующим образом.

Поступающий на адресные входы 12 адрес синхронизируется управляющим сигналом по одномуразряду входа 13.

При совпадении пришедшего адреса с заданным на селекторе 8 адреса последний вырабатывает сигнал, разрешающий работу дешифратора 5, блока 9 управления и регистра 7 признаков. С дешифратора 5 на один из формирователей 6 импульса подается сигнал, разрешающий формирование импульса напряжения питания на соответствующей шине питания запоминающего модуля 4 и блоке 11 согласования нагрузку.

Блок 9 управления, начиная работу одновременно с дешифратором 5, через время задержки вырабатывает сигнал выключения формирователей 6 импульса и затем сигнал записи выбранной информации в регистр 7 признаков и включения формирователя 1О разрядногo .nKa, Bblxop, которого осуществляет активное рассасывание заряда с формирователя 6 импульса, обеспечивая его более быстрое закрывание и, следовательно, понолнительно уменьшая длительность импульса пи5

164599 тания на запоминающем модуле 4. После записи данных в регистр 7 признаков селектор 8 адреса выдает на выход индикации завершения выборки соответствующий сигнал.

После выключения формирователя 6 импульса на запоминающем модуше 4 еще некоторое время сохраняется остаточное напряшение, которое постепенно уменьшается за счет внутреннего сопротивления микросхем запоминающего модуля

4. Когда напряжение становится мечьше уровня, допустимого по техническим условияи, не гарантируется правильная работа микросхем даше при наличии на их входах достоверных логических сигналов. При этом, если к началу считывания данных из запоминающих модуля 4 остаточное напряжение на другом запо- 70 минпющеи модуле 4 больше 2-3, 5 В, возможно самопроизвольное о1крывание выходных каскадов этого запоминающего модуля 4 и искашение считываемой информации. Чтобы уменьшить время цик- д ла обращения к запоминающему устройству, не ожидая, когда остаточное напpsaewe на запоминающих модулях 4 уменьшится до безопасных ровней (менее 1 В), иежду шиной питания каждого запоминающего модуля 4 и шиной нулевого потенциала включается блок

11 согласования нагрузки, который обеспечивает уменьшение остаточного напряаения на запоминающем модуле 4 к моиенту следующего считывания информации практически до нуля.

Ф о р и у л а и э обре т е н и я

Постоянное запоминающее устройство, содершащее два регистра адреса, соответствующие входы которых объединены и являются адресными входами устройства, накопитель, состоящий 4> иэ запоминающих модулей, адресные

9 6 вх.ды котооых соединены с соответствующими выходами первого регистра адреса, дешифратор, информационные входы которого соединены с соответст- вующими выходами второго регистра адреса, формирователи импульса, входы выборки которых соединены с соответствующими выходами дешифратора, входы питания формирователей импульса объединены и являются входом питания устройства, а выходы соер иены с входами питания соответствующих saпоминающих модулей, регистр признаков, инф .рмационные входы которого соединены с соответствующими выхода и запоминающих модулей, а выходы явл яются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью уменьшения потребляемой мощности н повышения быстродействия устройстьа, оно содержит селектор адреса, блок yr.ðàâëåíèÿ, формирователь раэрядНОГо тОКа, бЛОКИ СОГЛаСаВаиня нагрузки, входы которых соединены с выхо ами соответствующих формирователей иипу;ьса, тактовые входы которых соединены с выходом ограничения длительности импульса блока управления, выход управления записью которого соединен с входом формирователя разрядного тока: входом записи регистра признаков, вход выборки которого соединен с входом выборки дешифратора, информационным входом блока управления и первым выходом селектора адреса, адресные входы «оторого соединены с соответствующими входаии второго регистра адреса, информационные входы селектора адреса являются входами управления ремимом устройства, а второй выход является выходом индикации завершения выборки устройства, выход формирователя разрядного тока соединен с входами пере" заряда формирователей импульса.

1645999

Фиг.2

1645999

Составитель С,Королев

Техред С,Мигунова Корректор Н.Ревская

Редактор А.Лезиина

Заказ 1352 Тиран 351 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКЕГ СССР

113035, Москва, Ж-35. Рауаскан наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гаг арина, 101