Счетное устройство

 

Изобретение относится к цифровой технике и может быть использовано для быстрого пересчета импульсов Цель изобретения - повышение быстродействия. Цель достигается введением новых функциональных связей между схемными элементами . Устройство содержит разряды 1-1 - 1-N,каждый из которых содержит юиггер2 памяти и два коммутационных триггера 3 и 4, выполненные в базисе И-НЕ (ИЛИ-НЕ), входную шину 5 В описании изобретения приводится вариант реализации структуры в базисе элементов И-НЕ, 1 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)л Н 03 К 23/40

ГОСУДАРСТВЕ311 АЛЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ (61) 1228268 (21) 4671735/21 (22) 31.03.89 (46) 07.05.91. Бюл, N" 17 (72) В.Ф.Мочалов. В.Г.Матях и B.Н.Николаев (53) 621.374.32 (088.8) (56) Авторское свидетельство СССР

N 1228268, кл. Н 03 К 23/40, 1983. (54) СЧЕТНОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой технике и может быть использовано для быстИзобретение относится к цифровой технике и может быть использовано для быстрого пересчета импульсов.

Целью изобретения является повышение быстродействия.

На чертеже приведена функциональная схема предлагаемого счетного устройства.

Счетное устройство содержит разряды

1-1 — 1-N. каждый из которых ссдержит триггер 2 памяти, первый 3 и второй 4 коммутационные триггеры, входную шину 5, каждый из триггеров разряда выполнен на паре логических элементов И-НЕ. В каждом из разрядов 1 — 1 — 1 — N прямой выход триггера 2 памяти соединен с входом установки первого коммутационного триггера 3, инверсный выход которого соединен с входом установки триггера 2 памяти, инверсный выход второго коммутационного триггера 4 соединен с входами сброса триггера 2 памяти и первого коммутационного триггера 3. В каждом из разрядов 1 — 2 — 1 — N прямой выход nepeoro коммутационного триггера 3 соединен с входом установки второго коммутационного триггера 4, прямой выход второго коммутационного триггера 4 первого разряда 1 — 1 соединен с входами сброса

„„Я„) „„1647888А2 рого пересчета импульсов. Цель изобретения — повышение быстродействия, Цель достигается введением новых функциональных связей между схемными элементами. Устройство содержит разряды 1-1—

1-N,êàæäûé иэ которых содержит триггер 2 памяти и два коммутационных триггера 3 и

4, выполненные в базисе И вЂ” НЕ (ИЛИ-НЕ), входную шину 5. B описании изобретения приводится вариант реализации структуры в базисе элементов И вЂ” НЕ, 1 ил. коммутационных триггеров 3 и 4 всех последующих разрядов 1-2 — 1 — N. Прямой выход 3 второго коммутационного триггера 4 второго разряда 1-2 соединен с входом сброса первого коммутационного триггера 3 третьего разряда 1 — 3, прямой выход втооого коммутационного триггера 4 которого соединен с входами сброса коммутационных триггеров 3 и 4 разрядов с 1-4 по 1-(К-1) и с входом сброса первого коммутационного триггера 3(1 — К)-го разряда. Прямой выход второго коммутационного триггера 4 каждого из разрядов с 1 — 4 по 1 — (К вЂ” 1) и с 1-(K+1) по 4

1-(N-1) соединен с входом сброса первого QQ коммутационного триггера 3 последующего QQ разряда. Прямой выход второго коммутаци- Q() онного триггера 4(1-К)-ro разряда соединен с входами сброса коммутационных триггеров 3 и 4 всех последующих разрядов

1 — (К+1) — 1-N. С входами сброса всех коммутационных триггеров 3 и 4 разрядов 1 — 1—

1 — N соединена входная шина 5. Инверсный выход первого коммутационного триггера

3 разряда 1-1 соединен с входами сброса коммутационных триггеров 3 и 4 всех последующих разрядов 1-2-1-N и с входом сброса второго коммутационного триггера 4

1647888

15

30 д в

55 разряда 1-1, инверсный выход триггера 2 памяти которого соединен с входом уста-, новки второго коммутационного триггера 4 этого же разряда 1 — 1. Прямой выход второго коммутационного триггера 4 второго разряда 1-2 соединен с входом установки первого коммутационного триггера 3 разряда 1-3, прямой выход второго коммутационного триггера 4 которого соединен с входом установки первого коммутационного триггера 3 (1 — К)-ro разряда, а прямой выход второго коммутационного триггера 4 каждого из разрядов с четвертого 1 — 4 по (К-1)-й 1— (К вЂ” 1) и с (К+1)-го 1-(К+1) по (И-1)-й 1-(й-1) соединен с входом установки первого коммутационного - триггера 3 последующего разряда.

Счетное устройство работает следующим образом.

Прямой код состояния счетчика снима- 20 ется с прямых выходов триггеров 2 памяти всех разрядов.

Рассмотрим работу счетчика из исходного состояния логического "0" на прямом выходе триггера 2 памяти разряда 1-(К+1) и логической "1" на прямых выходах триггеров памяти всех остальных разрядов. По фронту ближайшего импульса на шине 5 триггеры 2 памяти разрядов с 1-1 по 1-К устанавливаются в нулевое состояние., а триггер 2 памяти разряда 1 — (К+1) устанавливается в единичное состояние. По срезу этого импульса на шине 5 сначала через время

2 ta появляется логический "0" на выходе переноса первого 1-1 разряда, затем через время 3 Ь появляются логические нули на выходах переносов разрядов со 2-го 1-2 по

1 — К, а логическая "1" — на выходе переноса разряда 1 — (К+1). После этого пересчет входных импульсов ведется в разрядах с 1 — 1 по

1 — К, в разрядах с 1-(К+1) по 1-N происходит установка логической "1" на выходах переноса следующим образом, Логическая "1" с выхода переноса разряда 1 — (K+1) поступает на единичный вход триггера 3 разряда 1— (К+2) и вызывает появление через Ь íà его выходе логического "0", который, в свою очередь, вызывает установку логической "1" через tç на выходе переноса разряда 1(К+2), Таким образом, сигнал переноса на выходе разряда 1 †(К+2) формируется через время 2t3. Затем логическая "1" с выхода переноса разряда 1-(К+2), поступая на вход разряда 1 — (K+3), вызывает в нем аналогичные процессы, т.е. снова через время 2t> на выходе переноса разряда 1-(К+3) появится логическая "1" и т,д. последовательно до разряда 1 — N. Для правильной работы счетчика в управляющем режиме с максимальным быстродействием необходимо, чтобы логическая "1" на выходе переноса последнего разряда 1 — N появилась к моменту прихода фронта 2 -го импульса по шине 5, что равносильно установке всех триггеров памяти разрядов с 1-1 по 1-К в единичное состояние. А это соответствует следующему условию N «» К+ ((2 -1) .T + tz)/2, где Т— период следования тактовых импульсов по шине 5. Из этого выражения следует выбирать параметры N и К. Так, например, при

К-4, т.е. когда четвертый разряд выполняет функцию К-го, и при минимальном периоде следования импульсов Т = 5t3, определяемого быстродействием симметричного

Т-триггера первого разряда 1-1 получим

N» 42, при К-5 N-» 88 ит.д.

Таким образом, несмотря на то, что в разрядах с 1-2 по.1 — 3, с 1— - 4 по 1-К и с

1-(К+1) по 1-К организован сквозной перенос, и несмотря на то, что в разрядах с 1-2 по 1 — N используется несимметричные Ттриггеры, каждый из которых в отдельности может переключаться при минимальном периоде следования тактовых импульсов, равном 6tэ. достигается работа счетчика в управляющем режиме с минимальным периодом следования тактовых импульсов по . шине 5, равным 5t3, определяемым быстроействием симметричного Т-триггера перого разряда 1- i.

Формула изобретения

Счетное устройство по авт. св.

N 1228268, отл и ча ю щеес ятем, что, с целью повышения быстродействия, первый разряд выполнен как симметричный. а каждый из разрядов с второго по К-й как несимметричный, Т-триггер на трех триггерах, два из которых являются коммутационными триггерами, а третий — триггером памяти, инверсный выход первого коммутационного триггера и прямой выход второго коммутационного триггера первого разряда соединены с входами сброса коммутационных триггеров всех последующих разрядов, прямой выход второго коммутационного триггера второго разряда соединен с входами сброса и установки первого коммутационного триггера третьего разряда, прямой выход второго коммутационного триггера которого соединен с входами сброса всех коммутационных триггеров разрядов с четвертого по (К вЂ” 1)-й и с входами сброса и установки первого коммутационного триггера К-го разряда, прямой выход второго коммутационного триггера каждого из раз.рядов с четвертого по (К-1)-й соединен с

1647888

- К+1

Составитель О.Скворцов

Техред М.Моргентал Корректор О.Кравцова

Редактор Т.Зубкова

Заказ 1652 Тираж 472 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент". г. Ужгород, ул. Гагарина, 101

: ходами сброса и установки первого комму"ационного триггера последующего разряда, а в каждом Т-триггере прямой выход триггера памяти соединен с входом установки первого коммутационного триггера, инверсный выход которого соединен с входом установки триггера памяти, инверсный выход второго коммутационного триггера соединен с входами сброса триггера памяти и первого коммутационного триггера, в каждом T-триггере, кроме первого, прямой выход первого коммутационного триггера соединен с входом установки второго коммутационного триггера, в первом разряде инверсный выходтриггера памяти соединен

5 с входом установки второго коммутационного триггера, инверсный выход первого коммутационного триггера соединен с входом сброса второго коммутационного триггера, а входы сброса коммутационных

10 триггеров соединены с входной шиной счетного устройства.