Накопитель

 

Изобретение относится к вычислительной технике, в частности к схемам оперативной и сверхоперативной биполярной памяти в интегральном исполнении. Цель изобретения - снижение потребляемой мощности, повышение быстродействия и упрощение накопителя. Поставленная цель достигается за Счет устранения ложных импульсов считывания и реализации цепи записи с обобщенными на все элементы памяти двумя входами записи с использованием для записи источников тока считывания. Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной выборки и ЯЩ со с о ел о ел Ч) ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я ) 5 G 11 С 11! 40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

IQEC0N3HAI

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ЛАТЙТМ- ТаХЕ. ИИЬл,БИБЛИОТЕН,A (56) Патент США Q 4314359, кл, G 11 С 11/40, опублик, 1980, Патент США М 4127899, кл, 6 11 С 11/40, опублик. 1978. (54) НАКОПИТЕЛ Ь

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4684371/24 (22) 26,04.89 (46) 15,06.91. Бюл. hb 22 (71) Московский институт электронной техники (72) В.Н,Дятченко, К).П.Родионов, В.Н.Савенков, А,В.Сквира и В,Г.Стахин (53) 681,327,66 (088.8) А2 1656595 А1 (57) Изобретение относится к вычислительной технике, в частности к схемам оперативной и сверхоперативной биполярной памяти в интегральном исполнении, Цель изобретения — снижение потребляемой мощности, повышение быстродействия и упрощение накопителя. Поставленная цель достигается за счет устранения ложных импульсов считывания и реализации це и записи с обобщенными на все элементы памяти двумя входами записи с использованием для записи источников тока считывания. Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной выборки и

Г 1

1656595 где В1ч — коэффициент усиления транзисторов.

В данном режиме считывания информано ции из накопителя потенциалы U3 на входах 22 и 23 записи накопителя соответствуют уровню "0" и выбираются исходя из условия предотвращения режима принудительного выравнивания потенциалов в триггере хранения, для чего элементы 7 и 8 должны быть включены:

Озп < U» = 015 хр Ixp (3) где U15 — потенциал по шине 15 питания накопителя, который задается несколько меньшим напряжения по шине 36 питания во избежание насыщения элементов 7 и каскада с общей базой на транзисторе элемента 32.

В режиме записи на одном из входов записи (в зависимости от записываемой информации) задается уровень "1" (0зл ), величина которого для обеспечения переброса триггера хранения должна удовлетворять условию

U n > U» (4) которое обеспечивает переключение в выбранной ячейке памяти тока считывания из элемента 5 (или 6) в элемент 7 (или 8). Таким образом, в режиме записи ток считывания коммутируется элементами 8 (или 9) записи в нагрузку триггера хранения. Учитывая соотношение с /Ixp»1 для быстродействующих ОЗУ, для предотвращения глубокого насыщения включенного элемента записи необходимы фиксирующие элементы 10 и

11, Способ записи коммутацией тока считывания в нагрузку триггера хранения выбранного элемента памяти позволяет объединить базы всех первых и всех вторых транзисторов элементов 7 и 8, поскольку ток считывания протекает только в выбранном элементе памяти и процесс записи происходит только в нем.

В динамическом режиме в предлагаемом накопителе предельно высокое быстродействие обеспечивается тем, что выборка осуществляется только коммутацией тока по строкам и столбцам без переключения шин питания и цепей хранения элементов памяти. Нагрузкой по шинам 20 выборки служат только базовые и эмиттерные цепи транзисторов элементов 9,а не элементы 12 и 13, как в накопителях со словарной выборкой. Для выборки коммутацией тока требуются минимальные логические перепады:

Ь 0г =300-400 м — стандартный логический перепад для переключателей тока с дифференциальным входом и по входам выборки строк несколько выше в соответствии с соотношением (1) AUx--26®. В усилиt тель 31 ток считывания источника 26 тока может быть включен либо непосредственно элементом 24 (в невыбранной строке), либо через выбранну.о ячейку транзисторами элементов 9 и считывания 6. В обоих случаях на базе транзистора элемента 37 усилителя

31 считывания формируется низкий логический уровень. При переключении строки из невыбранного в выбранное состояние, при

1р котором должен сохраниться низкий логический уровень в усилителе 31 ток считывания выключается из усилителя элементом 24 гораздо быстрее, чем включается по более инерционной цепочке Т9-Т6, В результате в

15 усилителе 31 .и, соответственно, на информационном выходе 38 формируется ложный положительный импульс считывания "1".

Введение элемента 28 задержки на RC-цепочке между коллектором транзистора эле20 мента 24 и входом усилителя 31 устраняет разность задержек включения тока считывания и, следовательно, генерацию ложного импульса. Для обеспечения предельно высокого быстродействия в усилителях 31 счи25 тывания используются каскады с общей базой на элементах 32 (со стандартным введением источников 35 и 33 тока смещения и опорного смещения по шине), выполняющих функции развязки большой емкости по

3р шине объединения коллекторов транзисторов элементов 6 и 7 от элементов 34. Объединение выходов эмиттерных повторителей на один информационный выход 38 позволяет образовать наиболее оптимальный с

35 точки зрения быстродействия каскад вывода информации из накопителя.

При выборке разрядов за счет положительного фронта импульса на базах элементов 9 выбираемого столбца в их коллекторах

40 формируются емкостные токи. Одновременно возникновение импульсной помехи по всем элементам 9 столбца и подключение источника 17 тока хранения также по столбцу способствует уменьшению влияния эф45 фекта вытеснения тока хранения и перераспределения его из выбранного элемента в соседние по столбцу.

Устройство позволяет реализовать накопитель с предельным быстродействием и

5р высокой помехоустойчивостью при одновременном снижении потребляемой мощности и уменьшении числа входов записи.

Высокие помехоустойчивость и быстродействие обусловлены отсутствием словарной

55 выборки и соответствующего ей переключения шин питания элементов памяти. Выборка осуществляется только с помощью коммутации тока считывания по строкам и столбцам. При этом в накопителе достигается функциональная интеграция — ток считы1656595

\ вания используется также и для записи.

Данная функциональная интеграция позволяет упростить устройство и получить экономию мощности, Для информационной емкости накопителя 1 кбит форматом 32 строки. х 32 столбца зкономия суммарной мощности за счет удаления двух источников тока записи в каждой строке составляет 30—

50;ь. Объединение всех элементов памяти на общие два входа записи позволяет при интегральном исполнении использовать по две шины записи на каждую пару соседних строк или столбцов, таким образом при подсчете площади на один элемент памяти приходится только одна шина записи вместо рех в прототипе. При моделировании на

ЭВМ накопителя емкостью 1 кбит генерация ложных импульсов по тракту считывания по строкам увеличивает время выборки адреса на 20 — 30% (время выборки адреса определяется по наиболее инерционному каналу и наихудшей комбинации смены адресов и распределения информации в накопителе), При введении элемента задержки в формирователи выборки строк время выборки адреса уменьшается на 2030% и наиболее инерционным каналом, определяющим время выборки, становится тракт выборки разрядов.

Формула изооретения

Накопитель, содержащий формирователи выборки строки, усилители считывания, матрицу элементов памяти, причем информационные входы формирователей выборки строки являются соответствующими информационными входами накопителей, выходы усилителей считывания объединены и являются информационным выходом накопителя, каждый элемент.памяти матрицы включает выполненные на и-ри-транзисторах два элемента считывания, два элемента хранения, два элемента записи и элемент выборки, согласующий элемент и два нагрузочных элемента на резисторах, два фиксирующих элемента на диодах Шотткй, аноды которых обьединены с первыми выводами резисторов нагрузочных элементов и коллектором транзистора первого элемента считывания и подключены к первой шине питания накопителя, коллектор гранзистора второго элемента считывания каждого элемента памяти матрицы подключен к информационному входу соответствующего усилителя считывания, второй вывод резистора первого нагрузочного элемента в каждом элементе памяти. матрицы объединен с коллекторами транзисторов первых элементов хранения и записи, базами транзисторов первого элемента считывания и второго элемента хранения и подключен к катоду диода первого фиксирующего элемента, второй вывод резистора второго нагрузочного элемента в каждом

5 элементе памяти матрицы объединен с коллекторами транзисторов вторых элементов хранения и записи и базами транзисторов второго элемента считывания и первого элемента хранения и подключен к катоду диода

10 второго фиксирующего элемента, эмиттеры транзисторов элементов хранения каждого элемента памяти матрицы обьединены и подключены к первому выводу резистора согласующего элемента того же элемента

15 памяти матрицы, второй вывод которого подключен к выходу соответствующего источника тока хранения, эмиттеры транзи, сторов элементов считывания каждого элемента памяти матрицы объединены и

20 подключены к коллектору транзистора элемента выборки, база которого обьединена с базами транзисторов элементов выборки элементов памяти в каждом столбце матрицы и подключена к соответствующей шине

25 выборки накопителя, базы транзисторов первых элементов записи всех элементов памяти матрицы объединены и подключены к первому входу записи накопителя, эмиттеры тр:мзисторов элементов выборки обье30 динены по строке и подключены к первому вь ходу соответствующего формирователя выборки строки, отличающийся тем, что, с целью снижения потребляемой мощности, повышения быстродействия и упро35 щения накопителя, в каждую строку матрицы введен элемент задержки, информационный вход которого подключен к второму выходу соответствующего формирователя выборки строки, а выход подклю40 чен к входу соответствующего усилителя считывания элемент задержки выполнен на емкостном элементе-транзисторе и сдвигающем элементе-резисторе, первый и втсрой выводы которого подключены соот45 ветственно к выходу элемента задержки и коллектору. объединенному с змиттером транзистора емкостного элемента и подключенного к информационному входу элемента задержки, база транзистора

50 емкостного элемента подключена к второй шине питания накопителя, в каждом элементе памяти матрицы змиттеры транзисторов элементов запи подключены к коллектору транзистора элемента выборки того же элемента памяти матрицы, базы транзисторов вторых элементов записи всех элементов памяти магрицы обьединены и подключены к второму входу записи накопителя,