Устройство для суммирования-вычитания чисел с плавающей запятой

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах машин с плавающей точкой. Целью изобретения является повышение быстродействия и расширение функций устройства. С этой целью в устройство, содержащее регистры первого и второго слагаемых, блок сравнения порядков, блок коммутаторов, блок нормализации, введены двоичный дешифратор и 2N + 2 блоков постоянных запоминающих устройств (N - разрядность мантисс слагаемых). 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 06 F 7/50

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ с

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4735415/24 (22) 14.07.89 (46) 30.07.91. Бюл. % 28 (71) Одесский политехнический институт и

Специальное проектно-конструкторское бюро "Дискрет" (72) О.Н. Паулин и Н.И. Синегуб (53) 681.325.5 (088.8) (56) Малиновский Б.Н. Справочник по цифровой вычислительной технике. Киев: Техника, 1974, с. 16.

Самофалов К.Г., Луцкий Г.М. Структура и организация функционирования ЭВМ и систем. Киев: Вища школа, 1978, с. 100 — 101.

Авторское свидетельство СССР

N- 1348825, кл. G 06 F 7/50, 1986, Изобретение относится к области вычислительной техники и может быть использовано при построении арифметических устройств вычислительных машин с плавающей запятой.

Цель изобретения — повышение быстродействия и расширение области применения.

На чертеже изображена структурная схема предложенного устройства.

Устройство для суммирования/вычитания чисел с плавающей запятой содержит регистры 1 и 2 первых и вторых слагаемых соответственно, двоичный дешифратор 3, блок 4 сравнения порядков, (2n+ 2), где n— разрядность мантисс операндов, блоков постоянных запоминающих устройств с номерами 5, 6, ..., 2п + 6, блок коммутаторов 2n +

7, блок нормализации 2п + 8.,,5U „„1667056 А1 (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯВЫЧИТАНИЯ ЧИСЕЛ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах машин с плавающей точкой, Целью изобретения является повышение быстродействия и расширение функций устройства. С этой целью в устройство, содержащее регистры первого и второго слагаемых, блок сравнения порядков, блок коммутаторов, блок нормализации, введены двоичный дешифратор и.2п+2 блоков постоянных запоминающих устройств (и — разрядность мантисс слагаемых). 1 ил.

Выходы разрядов порядков регистров 1 и 2 соединены с разрядами соответствующих входов блока 4, выход блока 4 соединен с управляющим входом блока 2n+ 7, выходы разрядов блока 2n + 7 соединены с входами разрядов мантиссы блока 2п + 8, а его входы разрядов порядка соединены с выходом блока 4, выходы разрядов блока 2n + 8 сое- 1 динены с выходом устройства и с разрядами C) первых входов регистров 1 и 2, вторые вхо- (Я ды которых соединены со входами слагае- 01 мых устройства, первые адресные входы блоков 5, 6, ..., 2n + 6 соединены с соответствующими разрядами выхода мантиссы регистра 1, вторые адресные входы блоков 5,, в

6, ..., 2n+ 6 соединены с соответствующими разрядами выхода мантиссы регистра 2, третьи адресные входы блоков 5, 6, ..., 2п +

6 соединены с соответствующими выходами блока 3, входы которого соединены с соответствующими управляющими входами уст1667056 ройства, информационные входы блока 2n+

7 подключены к выходам блоков 5, 6, ..., 2n

+ 6.

Устройство работает следующим образом.

С выхода разрядов порядка регистров 1 и 2 порядки первого и второго слагаемых поступают в блок 4. Из разрядов мантиссы выхода регистра 1 мантисса А поступает на первые адресные входы блоков 5, 6, ..., 2п +

6, Аналогично из разрядов мантиссы выхода

; регистра 2 мантисса В поступает на вторые адресные входы блоков 5, 6, ..., 2n+ 6, при чем в блоках 5, 6, „., п + 5 формируются (и +

1) 2n — разрядные предварительные суммы

31, S2...,, Sn+ 1 при условии, что мантисса В остается неподвижной, а мантисса А последовательно сдвигается на О, 1, 2; ..., n разря, дов, в блоках и + 6, ..., 2n + 6 формируются .,(n+ 1) 2n — разрядные предварительные сумМЫ Sn+2, Sn+3, Б2п+2 ПрИ УСЛОВИИ, ЧТО, мантисса А остается неподвижной, а ман, тисса В последовательно сдвигается на О, 1,, 2, ..., n разрядов. Код, заданный на управля, ющих входах устройства, дешифрируется в

, блоке 3 и поступает на третьи адресные, входы блоков 5, 6, ..., 2n + 6, В результате

1 этого на выходах заранее запрогрэммиро1, ванных блоков 5, 6, ..., 2n + 6 формируются

, ПрЕдВарИтЕЛЬНЫЕ СУММЫ Sl, S2, ..., S2n + 2, . которые обхразчют все возможные разности, В.2 - А.2, либо А.2 — В,2, либо суммы х А. 2" + В, 2" в прямом, дополнительном или обратном коде, как при Х < Y, так и при Х >Y (вид операции и код чисел задаются комбинацией соответствующих логиче ских значений сигналов, поданных на управляющие входы устройства).

2n+ 2 предварительные суммы поступа, ют на информационные входы блока (2n+ 7) коммутаторов.

В блоке 4 сравниваются порядки Х и Y и сохраняется больший из них, Определяется также разность порядков. которая сохраняется в качестве критерия выбора необходимой предварительной суммы.

Прямое и инверсное значение знака и модуль выравнивающей разности порядков поступают на управляющий вход блока 2n+

7, В блоке 2n+ 7 происходит выбор нужной предварительной суммы следующим образом: при X)Y выбирается результат из сформированных предварительных сумм, где мантисса В сдвигается относительно мантиссы А, при Х У выбирается результат из

55 сформированных предварительных сумм, где мантисса А сдвигается относительно мантиссы В. Конкретный результат выбора зависит от величины модуля выравнивающей разности, показывающей на сколько разрядов одна мантисса сдвинута относительно другой. Выбранная предварительная сумма мантисс с выхода блока 2n + 7 поступает на входы разрядов мантиссы блока 2п + 8, больший порядок поступает на входы разрядов порядка блока 2n + 8. В блоке 2n + 8 происходит нормализация результата суммирования.

Нормализованный результат передается на выход устройства.

Формула изобретения

Устройство для суммирования — вычитания чисел с плавающей запятой, содержащее регистры первого и второго слагаемых, блок сравнения порядков, блок коммутаторов, блок нормализации, причем выходь1 разрядов первого и второго регистров соединены с разрядами соответствующих входов блока сравнения порядков, выход блока сравнения порядков соединены с управляющим входом блока коммутаторов, выходы разрядов блока коммутаторов соединены с входами разрядов мантиссы блока нормализации, входы разрядов порядка которого соединены с выходом блока сравнения порядков, выходы разрядов блока нормализации соединены с выходом устройства и с разрядами первых входов регистров первого и второго слагаемых, вторые входы которых соединены с входами слагаемых устройства, отл ич а ю щеес я тем, что, с целью повышения быстродействия и расширения функций, в него введены двоичный дешифратор и 2n + 2 блока постоянных запоминающих устройств(где n — разрядность мантисс слагаемых), причем первые адресные входы каждого блока постоянного запоминающего устройства соединены с соответствующими разрядами выхода мантиссы регистра первого слагаемого, вторые адресные входы — с соответствующими разрядами выхода мантиссы регистра второго слагаемого, третьи адресные входы — соответственно с выходами двоичного дешифратора, входы которого соединены с соответствующими управляющими входами устройства, информационные входы блока коммутаторов подключены к выходам соответствующих блоков постоянных запоминающих устройств.

1667056

Составитель Н.Слюсарев

Редактор О.Спесивых Техред М.Моргентал Корректор О. Кравцова

Заказ 2524 Тираж 397 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101